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Siemens EDA Forum
Seoul 2021

Siemens EDA Forum VIRTUAL Seoul 2021

- 키노트 세션은 다시 보기가 지원 되지 않습니다.​
- 영어 세션의 경우 자막이 제공됩니다.

Track 1 - High Quality RTL Track 2 - Design Verification Track 3 - IC Implementation Track 4 - Adv Tech Sign-off Track 5 - Electronics Systems

Track 1 High Quality RTL


  • Session 1​ 다시 보기
  • Session 1. Early AXI4 SOC Performance Verification Matchlib and Catapult SystemC HLS

    NVIDIA Matchlib은 새로운 오픈소스 라이브러리로서, 상위수준 합성(HLS: High-Level Synthesis)을 이용해 SOC의 설계 및 검증 속도를 훨씬 더 높여줍니다. Matchlib의 주요 목표 중 하나는 SOC의 정확한 성능 모델링을 SystemC/C++에서 가능하게 하는 것입니다. 이러한 모델을 통해 디자이너는 버스 및 메모리 경합, 중재 전략 및 최적의 AXI4 인터커넥트 구조와 같은 문제를 RTL보다 훨씬 더 높은 추상화 수준에서 식별하여 해결할 수 있습니다. 또한 SOC의 시스템 수준 검증 작업 대부분을 RTL이 개발되기도 전에 SystemC/C++에서 수행할 수 있습니다. 아키텍처 성능이 검증되고 나면 이 흐름은 실리콘에 이르기까지 완전 자동화된 흐름을 Catapult HLS를 이용해 제공합니다. 이 웹 세미나에서는 NVIDIA Matchlib, 그리고 Catapult HLS를 이용해 이를 사용하는 방법을 AXI4 SOC의 시연 예 몇 가지를 통해 소개합니다.

    정안선 이사 Siemens EDA
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    정안선 이사는 20년간 PDP, LCD 등의 Display 영상처리, CIS ISP, 영상압축 분야에서 Algorithm 개발 및 HW 설계를 하였으며, 2015년부터 HLS를 이용한 HW 설계를 진행해 왔다. 2018년 Mentor에 입사하였으며, 현재 Siemens EDA에서 Catapult HLS를 지원하고 있다.

  • Session 2​ 다시 보기
  • Session 2. Early Stage RTL Analysis methodology for Low-power design

    전력 소비에 가장 큰 영향을 미칠 수 있는 것이 RTL 개발 단계라는 것은 이미 잘 알려져 있는 사실입니다. 하지만 현재로선 RTL 엔지니어가 IP 개발이 진행중인 RTL 설계 주기 초기부터 이후의 전력 소비에 심각한 영향을 미칠 수 있는 문제들을 찾아 해결할 수 있게 해주는 솔루션이 거의 없습니다. PowerPro의 대표적인 조기 전력 점검 방법론은 바로 이를 위해 개발되었습니다. PowerPro의 조기 설계 검사 기능은 설계를 구조적으로 분석해 레지스터, 메모리, 산술 연산자, 멀티플렉서(mux) 및 CGIC와 같은 설계 객체들의 전력 지표를 보고함으로써 RTL 엔지니어가 스티뮬러스 없이도 전력 문제를 찾아내 해결할 수 있도록 도와줍니다. 조기 설계 검사 기능을 전력에 대한 주요 성능 지표로 채택해 저전력 적격성 평가 방법론을 구축함으로써 IP의 저전력 적격성을 평가할 수 있습니다.

    Qazi Ahmed Product Manager, PowerPro / Siemens EDA
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    Qazi Ahmed는 PowerPro 제품 매니저입니다. Qazi씨는 RTL 디자인과 EDA분야의 다양한 조직에서 16년이상 경력을 가지고 있습니다. Qazi의 전문분야는 Low-power 설계 방법론, 에너지 효율적인 설계, 전력 분석 및 최적화 분야입니다.

  • Session 3​ 다시 보기
  • Session 3. Fast and Efficient Design of Video Processing Engines Using Catapult HLS

    이 세션에서는 Catapult HLS를 이용해 초해상도 합성곱 신경망(SRCNN) 및 서라운드 뷰 모니터링(SVM) 엔진을 설계하는 프로세스를 소개합니다. C에 기반한 Catapult의 기능 검증 기능은 이 프로세스를 크게 가속시켰습니다. 풀 FHD 이미지를 사용하는 검증이 RTL 시뮬레이션에서는 몇 시간이나 걸릴 수 있지만, C에서는 몇 분밖에 걸리지 않았습니다. 또한 DRAM 액세스를 위한 SVM 엔진에 포함되어 있는 AXI 마스터 인터페이스는 C++ 클래스 템플릿을 사용함으로써 메모리 버스에 상응하는 어떠한 데이터 버스 폭에 대해서도 합성되었습니다. 설계된 엔진은 C와 RTL로 개발된 디자인 간의 기능적 등가성을 확인한 후에 FPGA를 이용해 성공적으로 실시간 테스트 되었습니다.

    고두영 매니저 텔레칩스
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    고두영 매니저는 텔레칩스의 SoC IP Design Team에서 근무하고 있으며, 서강대학교에서 전자공학 석사학위를 받았습니다. 서강대학교 Medical Imaging Computing Systems Lab에서 연구원으로 근무하였습니다.

  • Session 4​ 다시 보기
  • Session 4. Improving Initial RTL Quality

    개발 팀은 프로그램 일정의 지연 또는 추가리소스의 투입, 중요한 기능을 포기하는 것들 사이의 트레이드 오프를 끊임없이 경험하게 됩니다. 이러한 뜻밖의 상황이 초래되는 이유는 개발팀이 대응할 시간이 없는 프로그램 진행 막바지에 RTL 의 문제가 뒤늦게 발견되기 때문입니다. 이 세션에서는 이러한 상황의 원인과 영향을 파악하고 프로그램의 예측 가능성을 개선하며 비용을 절감할 수 있는 Solution 을 제안드립니다.

    방실이 차장 Siemens EDA
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    방실이 차장은 현재 Siemens EDA에서 Application Engineer로 Design solution 제품인 CDC/RDC의 기술 지원을 담당하고 있습니다. 이전에는 수년간 Samsung Display에서 IP 디자인 및 검증 엔지니어로 근무하였습니다.

  • Session 5​ 다시 보기
  • Session 5. Ensuring your SoC does what it is designed to do - throughout its lifetime

    임베디드 시스템의 개발자와 운영자는 비결정론적인 동작과 시스템 검증 문제로부터 실제 성능과 보안 문제에 이르기까지 갈수록 증가하는 시스템 복잡성에 직면하고 있습니다. 이 프레젠테이션에서 소개할 Tessent Embedded Analytics는 이러한 복잡성을 관리하고 활용하는 데 필요한 가시성, 유연성 및 분석 능력을 제공하는 데이터 플랫폼입니다. 이 플랫폼의 필수 하드웨어 및 소프트웨어 요소를 개략적으로 설명하고, SoC 디자이너가 독립적인 기능 모니터링 및 분석 인프라를 칩에 생성할 수 있도록 해주는 새로운 소프트웨어 툴도 소개하고자 합니다. 본 세션에서 살펴볼 내용 중에는 디버깅에서 제품수명 최적화에 이르기까지 기능 모니터링 및 분석의 역할이 확대되고 있음을 보여주는 실제 사례가 포함되며, 반도체 기업의 IC가 제품의 전체 라이프사이클 내내 안전하고 높은 보안 수준으로 신뢰성 있게 작동하도록 보장할 수 있는 방법을 보여줄 예정입니다.

    Peter Shields Principle AE Tessent EA / Siemens EDA
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    Peter Shields는 Siemens EDA의 수석 애플리케이션 엔지니어로서, 특히 Tessent Embedded Analytics 제품군에 주력하고 있다. 특히 복잡한 SoC의 EDA 및 반도체 IP 부문에서 25년이 넘게 엔지니어링, 엔지니어링 관리 및 고객기술지원을 수행해온 경력을 갖고 있다. Siemens에 인수되기 전의 UltraSoC에서 Apps Engineering 팀의 수석 요원이었으며, 그 이전에는 Synopsys, Imagination Technologies 및 멘토/Logicvision에서 여러 직책을 역임한 바 있다. 영국 버밍엄 대학교에서 공학사 학위를 받았다.

Track 2 Design Verification


  • Session 1​ 다시 보기
  • Session 1. Functional Safety and DFT Overview

    자율 주행 차량의 전력, 성능 등의 요구 사항을 모두 충족하도록 자동차 IC를 설계하는 것은 매우 어려운 일이며, 인공지능과 Machine Learning 에 최적화된 새로운 시스템 아키텍처가 필요합니다. 이러한 요구 사항 외에도, 자동차용 IC는 Consumer IC에 비해 훨씬 오랜 시간 동안 탁월한 안정성과 정확성을 보장하며 동작해야 합니다. 이러한 안전이 중요한 디자인의 복잡성은 회사별 IC가 ISO 26262 표준의 요구 사항을 충족했음을 보장할 뿐만 아니라 Manufacturing 테스트에 충분한 Manufacturing Coverage 에 도달했음을 증명할 수 있는 Tool 과 Tool Flow 를 필요로 합니다. 이 프레젠테이션에서는 Siemens EDA가 ASIL 등급 및 Manufacturing Coverage 를 입증하고 제품 개발을 가속화하여 인증 시간 및 출시 시간 압력을 극복하는 방법과 함께 통합된 Flow를 어떻게 제공하는지를 보여 줍니다.

    김재윤 부장 Siemens EDA
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    김재윤 부장은 현재 Siemens EDA에서 다년간 Functional Verification 과 Functional Safety 에 연관된 제품의 기술 지원을 담당하고 있습니다. Co-emulation / AMS 등 Digital Simulator 와 밀접한 관련이 있는 멘토 솔루션들과의 교차 검증 방법론 에 대한 지원도 함께 하고 있으며, 이전에는 다년간 SK hynix에서 디자인 및 검증 엔지니어로 근무하였습니다.

  • Session 2​ 다시 보기
  • Session 2. Questa Verification Platform

    Siemens Digital Industries Software의 일부인 Siemens EDA의 Questa Verification Solution은 최신 ASIC 및 FPGA 설계를 위한 기술, 방법 및 라이브러리의 조합입니다. Questa는 갈수록 복잡해지는 SoC 설계에 대응하여 계속 발전하고 있습니다. Questa는 복잡한 SoC와 FPGA의 검증 및 디버그를 자동화하여 생산성을 크게 높이고 기업이 리소스를 보다 효율적으로 관리할 수 있도록 지원합니다. 동급 최고의 퀘스트 기술은 블록, 하위 시스템 및 시스템 수준에서 검증의 효과를 극대화합니다. 이 세션에서는 생산성을 획기적으로 높이고 리소스를 보다 효율적으로 관리할 수 있는 Questa 검증 및 디버그 플랫폼을 소개합니다.

    김은혜 대리 Siemens EDA
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    김은혜 대리는 Siemens EDA 에서 Application Engineer 로 Functional Verification 제품인 QuestaSim, Questa inFact 기술 지원을 담당하였고, 현재는 QuestaSim 을 메인으로 지원하고 있습니다.

  • Session 3​ 다시 보기
  • Session 3. Accelerating nm Analog and Mixed Signal Verification with AFS eXTreme and Symphony.

    아날로그 및 혼성신호 설계는 오늘날의 기술 환경 전반에 보편화 되어 있습니다. 데이터 확장이 급격히 진행됨에 따라 복잡한 혼성신호 설계 개시가 폭발적으로 증가하고 있으며, 고성능 컴퓨팅, 통신, 자동차 및 사물 인터넷(Internet of Things)을 겨냥한 IC에 대해 새로운 검증 요건이 대두되고 있습니다. 이로 인해 성능, 크기 및 비용 문제를 해결하기 위해 보다 작은 프로세스 지오메트리로 전환하는 추세이지만 이러한 나노미터 지오메트리에서 완전히 추출된 설계를 시뮬레이션 하려면 비용이 많이 들고 테이프아웃이 지연될 수도 있습니다. 또한 검증 흐름의 속도를 크게 높이고 이러한 혼성신호 IC의 출시 시간을 단축할 수 있는 포괄적인 혼성신호 솔루션이 보편적으로 필요합니다. 이 프리젠테이션에서는 최신 AFS 혁신 기술인 Analog FastSPICE (AFS) eXTreme과 Symphony Mixed-Signal 플랫폼으로 현재와 미래의 아날로그 및 혼성신호 검증 요건을 해결하는 방법에 대해 살펴보겠습니다.

    Greg Curtis Senior Product Manager, Analog FastSPICE Platform / Siemens EDA
    자세히 보기

    그렉 커티스는 Siemens EDA에서 아날로그/혼성신호 회로 시뮬레이션 분야의 제품 매니저로 일하고 있습니다. EDA 소프트웨어 업계에서 25년 이상 근무했으며, 멘토에 합류하기 전에는 케이던스(Cadence)와 시높시스(Synopsys)에서 여러 직책을 맡은 바 있습니다. 휴즈 항공(Hughes Aircraft Company)에서 고속신호 감지 수신기의 아날로그 및 RF 회로 디자이너로서 경력을 쌓기 시작했으며, 일리노이 대학에서 전기공학 학사 학위를 받았습니다. 개인적으로는 열렬한 마라톤 애호가로서, 미국 전역에서 개최되는 하프 마라톤 대회에 정기적으로 참가하고 있습니다.

  • Session 4​ 다시 보기
  • Session 4. A complete and integrated HW-assisted verification platform

    대규모 SoC에는 매우 다양한 유형의 검증 및 인증 솔루션이 필요하고 따라서 적합한 툴을 이용해 적합한 작업을 수행해야 합니다. 가상 플랫폼은 초기에 가상 솔루션을 제공하며, 이는 SW 스택 및 HW 지원 환경에 통합됩니다. 실제 에뮬레이션을 통해 수십억 게이트 규모의 설계를 완전한 가시성과 스케일을 가지고 RTL 디버깅 할 수 있습니다. 에뮬레이션은 엔터프라이즈 FPGA 프로토타이핑 플랫폼과 일관성을 가지므로 작업 속도가 빨라지고 브링업이 용이해집니다. 검증 및 인증 사이클의 모든 부분을 다루기 위해서는 완전한 솔루션이 필요하며, 본 세션에서 소개합니다.

    Jean-Marie Brunet Sr. Director of Product Management and Marketing, Emulation / Siemens EDA
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    Jean-Marie Brunet는 Siemens EDA의 Scalable Verification Solutions Division 제품 관리 및 마케팅 담당 선임 디렉터로서, 프랑스 릴 소재의 I.S.E.N 대학 전자공학과에서 전기공학 석사 학위를 받았다.

  • Session 5 다시 보기
  • Session 5. Software-enabled SoC verification and validation on day 1

    가상 플랫폼을 프리 실리콘 소프트웨어 워크로드 분석에 사용하면 전력 및 성능 예상치를 현실적으로 가능한 한 빠르게 사용할 수 있습니다. 이러한 유형의 환경에는 SW 워크로드까지 모두 갖춰져 있으며, 첫날부터 설계/검증 흐름에 사용되어 Arm v9 기반의 설계를 포함해 아키텍처, IP 통합 및 SoC 최적화를 검증하게 됩니다. 설계 및 검증 팀은 소프트웨어 기반의 검증 및 인증 흐름을 통해 검증 및 인증 사이클을 극대화할 수 있습니다.

    Andy Meier Product Manager Emulation / Siemens EDA
    자세히 보기

    앤디 마이어는 Siemens EDA의 Scalable Verification Solutions Division 제품 담당 매니저로서, 미국 매사추세츠주 우스터 소재의 우스터 폴리테크닉 대학교에서 공학 및 컴퓨터 공학 이학사 학위를 받았다.

Track 3 IC Implementation


  • Session 1​ 다시 보기
  • Session 1. Accelerate DRC closure to enable faster tapeouts while optimizing SOC designs using the Calibre RealTime Digital Interface

    P&R(배치 및 배선) 검증 엔지니어는 테이프아웃 마감일에 맞추는 한편으로 전력, 성능 및 면적 목표도 최적화하고자 고군분투합니다. 하지만 자동화된 설계 향상기능은 변동성을 야기해 상위 수준/IP 블록 인터페이스 및 “라스트 마일” 기능/타이밍 ECO 오류와 같은 복잡한 DRC 오류가 칩 레벨에서 발생하는 결과를 가져올 수 있습니다. 이러한 유형의 오류는 복잡하기 때문에 일반적으로 P&R 엔지니어가 DRC 클로저 시에 수작업으로 디버깅하고 수정해야 합니다. 자동 오류제거(correct by construction) 정확도를 보장하면서 디버깅 시간을 최소화하기 위해 P&R 엔지니어는 Calibre RealTime Digital을 이용해 DRC를 본격적으로 실행하지 않고도 Calibre 사인오프 품질의 DRC 피드백을 즉각적으로 받습니다. 이 세션에서는 P&R 엔지니어가 Calibre RealTime Digital을 사용하여 P&R 환경 내에서 DRC 문제를 다루면서 테이프아웃 마감 시간을 준수하는 방법을 집중적으로 보여줍니다.

    채동규 Siemens EDA
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    채동규 사원은 Siemens EDA에서 Calibre RealTime을 비롯한 그 외 다양한 Calibre Product 지원을 담당 하고 있으며, Parasitic Extraction 기술 분야를 집중적으로 지원하기도 했습니다.

  • Session 2​ 다시 보기
  • Session 2. Streaming Scan Network, An Efficient Packetized Data Network for Testing of Complex SoCs

    시스템온칩(SoC) 디자인을 비효율적인 테스트 시간, 계획에 쏟는 많은 노력과 물리적 설계/타이밍 클로저 문제 없이 기존의 스캔 액세스 방법을 이용해 테스트하기가 갈수록 더 어려워지고 있습니다. 코어 수는 계속 증가하는 반면 스캔에 사용할 수 있는 칩의 핀 수는 그대로이거나 감소하고 있기 때문에 코어를 동시에 구동할 수 있는 능력이 제한됩니다. 타일링과 접합부(abutment)가 갈수록 더 보편화됨에 따라 스캔 분배 하드웨어를 코어 내부에 배치해야 하므로 동일 코어들에 브로드캐스팅 할 경우 균형 있게 파이프라이닝 하기가 어려워집니다. 테스트 시간을 최적화하기 위해서는 모든 코어를 분석한 뒤에 코어 내의 테스트 하드웨어를 변경해야 합니다. 내부의 이동 속도 제약으로 인해 데이터를 칩에 고속으로 집어넣거나 꺼낼 수 있는 능력이 제한될 수 있습니다. 병렬로 테스트된 코어들 간의 패턴 카운트나 스캔 체인 길이가 달라서 패딩이 발생하고 테스트 시간이 길어질 수 있습니다. SSN은 이 모든 문제를 해결하기 위해 설계된 버스 기반의 스캔 데이터 분배 아키텍처입니다. 이 아키텍처를 통해 코어 수가 몇 개이든 아주 적은 칩 I/O로도 동시에 테스트할 수 있습니다. 이것은 고속 데이터 분배를 가능케 하고, 코어 간의 불균형 문제를 효율적으로 처리하며, 동일한 코어가 몇 개이든 일정 비용으로 테스트할 수 있도록 지원함으로써 손쉽게 테스트 시간을 단축해 줍니다. 각 코어에 제공되는 플러그앤플레이 인터페이스는 접합된 타일에 매우 적합하며, 스캔 타이밍 클로저를 단순화합니다. 본 백서에서는 또한 SSN의 테스트 비용과 구현 생산성을 인텔의 Structural Test Fabric의 경우와 비교해 보여줍니다.

    김인철 부장 Siemens EDA
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    김인철 부장은 현재 한국 Siemens EDA에서 Tessent 기술의 Technical Leader로 근무하고 있으며, 16년 이상의 Test 및 Design for Test 분야의 경험을 가지고 있습니다. TestKompress, Diagnosis, LogicBIST, MemoryBIST, MissionMode를 포함한 전반적인 모든 Tessent 제품을 지원하고 있으며, 연세 대학교에서 전자공학 박사학위를 받았습니다.

  • Session 3​ 다시 보기
  • Session 3. Memory repair로 인한 overhead 감축을 위한 TMBIST repair sharing 기법

    SRAM repair 기법은 advanced technology에서 최대 수율 및 이윤 확보를 위해 필수 불가결한 기술입니다. 하지만, OTP(One-time programmable ROM)와 같은 repair data 저장 공간이나 memory에 repair data를 전달하기 위한 register 등으로 인해 비교적 큰 design overhead가 발생됩니다. 이러한 점을 보완하기 위해서는 수율 하락 없이 design overhead를 최대한 줄일 수 있는 repair 기법이 필요합니다. 본 presentation에서는 해당 기법으로 TMBIST repair sharing 기법을 제시합니다. Repair sharing 기법은 mature한 공정에서 repair 자원 최적화를 위해 다수의 redundancy들이 OTP 자원을 서로 공유할 수 있도록 하는 기법입니다. 이를 통하여 memory repair로 인한 area overhead와 repair test time을 90%이상 감소시킬 수 있습니다.

    강서현 삼성전자 파운드리
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    강서현 엔지니어는 삼성전자의 Research Engineer로 memory BIST 디자인 방법론을 개발하고 있으며 최근 임베디드 메모리 리페어와 진단 방법론 연구를 진행했습니다. 주 연구분야는 VLSI 테스팅으로 스캔 디자인, 임베디드 SRAM BIST, DRAM & HBM BIST 및 결함 진단 방법론입니다.

  • Session 4​ 다시 보기
  • Session 4. Fast Design Closure with Aprisa P&R

    반도체 제조 기술의 발전이 계속됨에 따라 IC 디자인의 크기와 복잡성이 기하급수적으로 증가하고 있습니다. 이로 인해 IC 설계 프로젝트에서 설계 완결성 검증(design closure)까지 걸리는 시간이 길어지고 있을 뿐만 아니라 얼마나 걸릴 지도 불확실해지고 있습니다. 그 영향은 설계 프로세스의 디지털 배치 및 배선 단계에서 특히 심각합니다. 첨단 노드의 설계 완결성 검증에서 이처럼 엄청난 어려움을 야기하는 주된 요인 중 하나는 고유저항(resistivity)이 신호 타이밍에 미치는 영향력이 증가하고 있다는 점입니다. 커패시턴스(와이어 길이)를 추정하는 것만으로는 더 이상 배치 및 배선의 초기 단계에서 정밀하고도 상관성이 있는 타이밍 분석을 수행할 수 없게 되었습니다. 상세경로 기반의(Detaile-Route-Centric) 배치 및 배선 기술로 패러다임을 전환해야 합니다. 상세경로 와이어/비아 저항 및 신호 배선 패턴을 다양한 배치 및 배선 단계에서 손쉽게 볼 수 있어야 설계 완결성 검증을 가로막는 문제들을 완화시킬 수 있습니다. 이 웹 세미나에서는 Aprisa 상세경로 기반 배치 및 배선 아키텍처에 대한 개요를 제공합니다. 이것은 Siemens EDA가 첨단 공정 노드에서의 물리적 구현을 위해 최근에 인수한 기술입니다. 이 기술을 이용하면 타이밍/전력/DRC 및 기타 설계 지표들이 배치 및 배선 흐름 전반에 걸쳐 일관성을 갖게 되므로 흐름 내에서의 반복 작업이 줄어들고 설계 프로젝트에서 설계 완결성 검증에 이르기까지의 시간을 단축할 수 있습니다.

    Rajiv Darji Sr. AE Consultant, Aprisa / Siemens EDA
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    Stephen Bailey is the Director of Product Management for the Veloce Prototyping Solutions in Siemens EDA. He has 30 years of experience developing, supporting and managing design verification solutions, chairing industry standards such as UPF and VHDL and providing leadership as program and conference chair for industry conferences such as DVCon.
    Stephen Bailey는 Siemens EDA의 Veloce Prototyping 솔루션 제품 담당 이사로 30년 이상 Design Verification 솔루션을 담당, 지원하였습니다. UPF나 VHDL과 같은 산업 표준 관련 의장을 담당하였고, DVCon과 같은 관련 산업 컨퍼런스에서 다양한 프로그램의 의장직을 맡으며 기술 전문가로 활동하고 있습니다.

  • Session 5 다시 보기
  • Session 5. The easiest way to get started with IC/MEMS/Photonics Design and Verification

    Tanner는 아날로그 스키매틱으로부터 완전한 아날로그/혼성신호 IC 설계 흐름을 제공하고 AFS, Calibre, 디지털 구현기 및 Questa와 같은 지멘스의 다른 동급 최고 툴과 연계될 수 있는 모든 기능을 갖추고 있습니다. 가장 잘 알려진 강력한 레이아웃 기능을 갖춘 Tanner MEMS Design Flow는 3D MEMS 설계 및 제작 지원 기능을 하나의 통합 환경에서 제공하며, MEMS 디바이스와 아날로그/혼성신호 처리 회로를 동일한 IC에 손쉽게 통합시켜 줍니다. Tanner Photonics는 선도적인 실리콘 포토닉스 설계 흐름으로서, 주요 광학 시뮬레이터 및 파운드리의 오류 없는 Calibre 사인오프와 통합될 수 있는 가장 개방적인 아키텍처와 기능을 갖추고 있어 최상의 생산 품질을 보장해 줍니다. Siemens EDA는 사용자 지원을 위한 완전한 에코시스템을 제공하기 위해 강력한 전담 PDK 팀을 보유하고서 주요 포토닉스 및 CMOS 파운드리 파트너들을 지원하고 있습니다. 현재 160개가 넘는 PDK 팀이 전세계의 30여 파운드리를 위해 일하고 있습니다.

    김인철 부사장 EDNC
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    김인철 부사장은 이디앤씨의 EDA 사업부에서 IC Design 및 MEMS Device 솔루션등 다양한 제품의 기술지원 및 컨설팅을 담당하였고, 현재 Siemens EDA의 TannerEDA 제품군에 대한 기술지원도 담당하고 있습니다.

Track 4 Adv Tech Sign-off


  • Session 1​ 다시 보기
  • Session 1. Using Machine Learning to Accelerate .lib Production and Verification with Solido Characterization Suite

    Liberty 모델(.libs)은 오늘날의 정적 타이밍 분석(STA) 흐름에서 핵심적인 구성요소입니다. 공정 기술과 IP 라이브러리 콘텐츠의 발전으로 .libs는 더욱 크고 복잡해졌으며 그 결과, 기존의 라이브러리 특성분석에 드는 비용은 계산, 엔지니어링 노력 및 일정 시간 측면에서 점점 더 증가하고 있습니다. 또한 적절한 툴 없이는 .lib를 종합적으로 검증하기가 더욱 어려워지고 있습니다. Solido Characterization Suite는 머신러닝을 통해 빠르고 정확한 라이브러리 특성분석 및 검증 기능을 제공힙니다. 이 제품은 새로운 공정, 전압 및 온도(PVT) 코너의 프로덕션 속도를 SPICE에 비해 백 배나 높여주는 Solido Generator와 포괄적인 .lib 검증 솔루션인 Solido Analytics로 구성되어 있습니다. 두 툴 모두 최신 머신러닝 방법과 .lib 시각화 기술을 활용하여 라이브러리 특성분석 기능과 스탠다드 셀, 메모리 및 커스텀 셀 .libs에 대해 작업하는 디지털 흐름에 가볍고 사용하기 쉬우며 강력한 추가 기능을 제공합니다. 이 세션에서는 .lib 프로덕션 및 검증 시의 문제점과 솔루션에 대해 설명하며, Solido Characterization Suite가 어떻게 .lib 및 STA 방법론을 개선하여 설계 클로저 시간을 단축하고 최종 실리콘의 전력, 성능 및 면적을 향상시키게 되는지 보여주는 추가적인 사용사례도 설명할 예정입니다.

    곽아영 차장 Siemens EDA
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    곽아영 차장은 Siemens EDA AMS 사업부의 Application Engineer로, 주로 Solido product 군의 평가 및 지원을 담당하고 있습니다.

  • Session 2​ 다시 보기
  • Session 2. Machine-Learning Applications for Quality Assurance

    소프트웨어의 복잡성이 증가하고 테스트 주기가 짧아짐에 따라 QA 엔지니어가 리그레션 테스트를 실행하고 유지하는 것은 물론 창의적인 테스트에 집중하기도 어려워지고 있습니다. 게다가 대규모의 리그레션 테스트 스위트를 주기적으로 실행할 경우 리소스 소모가 심해집니다. 머신러닝 알고리즘이 대규모의 데이터 세트에서 패턴을 식별하여 결론을 도출하는 기능을 이용해 소프트웨어를 지능적으로 테스트할 수 있습니다. 머신러닝 알고리즘을 소프트웨어 테스트에 적용할 경우 직면하게 되는 문제 중 하나는 이러한 알고리즘이 필요로 하는 데이터를 수집해 결합시켜야 한다는 것입니다. 따라서 데이터 기반의 테스트 프레임워크를 구축해야 합니다. 이 프레젠테이션에서는 머신러닝을 소프트웨어 테스트에 적용하는 방법을 살펴봅니다.

    Reem ElAdawi Software Development, Calibre / Siemens EDA
    자세히 보기

    Reem은 Ain Shams 대학에서 전자 통신 전공 공학 학사, 석사, 박사 학위를 받았습니다. 지난 23년간 멘토에서 근무하였으며, 모델 엔지니어로 시작하여 소프트에어 개발 분야로 옮겨 아날로그 및 디지털 제품을 모두 다루고 있습니다. Reem은 소프트웨어 팀의 매니저로 15년 이상 근무하였고, 현재 Calibre D2S QA팀의 QA 매니저입니다.

  • Session 3​ 다시 보기
  • Session 3. ML-based Clustering Method Required For Design Validation And Analysis At Tech Nodes of 10nm and Below - SONR (State of Nature Reduction)

    10nm 이하의 최신 디자인 레이아웃은 작게는 수백만에서 많게는 수십억 개의 패턴을 포함합니다. 그러한 패턴을 웨이퍼 상에서 검증하기 위해서는 대표성이 있고 주어진 시간 내에 작업이 가능한 작은 개수의 패턴으로 줄여서 선택이 되어야 합니다. 그러나 기존에 사용해 온 Pattern Match와 같은 제품 들은 최대 1000배 이상의 감소율을 얻을 수 없을 수 없기 때문에 여전히 작업해야 할 패턴의 개수가 많습니다. SONR로 불리는 기계학습 기반의 클러스터링 접근법은 그러한 기술적인 한계를 극복하도록 도움을 줍니다. SONR는 새로운 디자인 레이아웃에서 가장 대표성이 있는 패턴을 추출하거나 두 개의 다른 디자인 레이아웃 간의 가장 차이가 큰 패턴을 추출하는 등의 디자인 분석 작업을 휠씬 더 빠르지만 의미 있게 진행할 수 있도록 도움을 줍니다.

    김완호 상무 Siemens EDA
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    김완호상무는 현재 Siemens EDA에서 Calibre 제품에 대한 Account Technology Manager로 IC Manufacturing 기술을 담당하고 있습니다.

  • Session 4​ 다시 보기
  • Session 4. Calibre PERC Addressing Complex Design Reliability Requirements

    모든 공정 노드에서 신뢰성 문제로 인해 더욱 진보된 검증 방법론이 계속해서 요구되고 있습니다. 특히 래치업, EOS, ESD, 전압 인식 DRC 및 인터커넥트 견고성에 관심이 쏠리고 있습니다. 기존의 SPICE, DRC, LVS 및 ERC 솔루션으로는 더 이상 만족하지 못하게 된 IC 디자이너들이 찾고 있는 것은 하나의 통합된 플랫폼에서 맥락을 인식하며 설계 흐름 초기에 사용할 수 있는 검증 툴입니다. 이제는 신뢰성 중심의 검증이라는 새로운 시대가 도래했으므로, 아날로그 블록, IP 및 풀칩 SoC를 초기에 검증하기 위해 세부적이고 진보된 토폴로지 및 인터커넥트 신뢰성 검증이 필요하게 되었습니다. 이 세션에서는 Calibre® PERC™를 통해 복잡한 IC 신뢰성 검증 흐름을 실현함으로써 이처럼 까다로운 흐름을 설계 개발 프로세스 전체에 걸쳐 다루는 방법을 설명합니다.

    김성용 차장 Siemens EDA
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    김성용 차장은 Siemens EDA에서 Calibre PERC를 비롯한 다양한 Calibre Product 지원을 담당하고 있습니다. Siemens EDA 입사하기 전에는 digital design, memory cell design, custom layout design 등의 다양한 설계 경험을 바탕으로 삼성전자 및 여러 반도체 업계에서 근무했습니다

  • Session 5 다시 보기
  • Session 5. Enhancing Designer Productivity with Calibre Reconnaissance

    일반적인 SoC 설계 흐름에는 다양한 설계 완성도 단계에서 부분적인 검증이 요구됩니다. IP, 블록, 플로어플랜 및 배치가 모두 동시에 변경될 경우에는 시스템 설계 결함이 서서히 발생하기 쉽습니다. 유감스럽게도 디자이너로서는 DRC를 실행하기 전에 설계 무결성을 검증할 수 있는 좋은 방법이 별로 없습니다. 이 때문에 물리적 검증 작업이 매우 길어져 특정한 마이크로 레벨의 설계 요소와 관련된 수백만 개의 개별 오류를 플래깅 하게 되는 경우가 많습니다. 디자이너는 결과를 자세히 살펴봄으로써 불완전한 데이터로 인한 오류, 실제 레이아웃 오류 또는 시스템 설계 구현의 결함으로 인한 오류를 구별해야 합니다. 이 세션의 참석자는 디자이너가 Calibre nmDRC Recon 및 Calibre nmLVS Recon을 이용해 이러한 사례와 관련된 실행 시간을 단축할 뿐만 아니라 문제의 근본 원인을 보다 신속하고 정확하게 파악하여 재작업 속도를 높이고 테이프아웃 시간을 단축하는 방법을 배울 수 있습니다. 본 세션에는 LG 전자의 사례가 포함되어 있습니다.

    오광호 부장 Siemens EDA
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    오광호 부장은 Siemens EDA에서 Design Solution Application Engineer로 DRC,LVS,PERC,xACT등 다양한 calibre product의 기술 지원을 담당하고 있으며, 이전에는 타 EDA회사에서 process에 맞는 backend flow 개발 engineer로 했습니다.

Track 5 Electronics Systems


  • Session 1​ 다시 보기
  • Session 1. Siemens EDA solution for the automotive industry

    전자 장치를 자동차에 통합해 자율주행, ADAS 및 인포테인먼트에 대한 요구에 부응하는 추세로 인해 기업들은 사업을 혁신하지 않으면 시장 주도권을 잃어버릴 위험을 감수할 수 밖에 없게 되었습니다. 오늘날의 팀들은 기계, 전기, 전자, 소프트웨어 및 시스템 엔지니어링은 물론 제조와 같은 여러 분야에 걸쳐 있어 결속력과 가시성이 부족한 데다가 이들의 이질적이고 폐쇄적인 툴 때문에 생산성이 저하되는 경우가 많습니다. 설계 팀이 갈수록 더 분산되고 세계화 됨에 따라 협업 문제를 훨씬 더 빨리 파악해 해결하지 않으면 안되게 되었습니다. 이 프레젠테이션에서는 보다 복잡한 제품을 보다 빨리 출시하기 위해서는 전자 하드웨어, 소프트웨어, 배선 및 기계적 인프라의 원활한 통합이 필요하다는 점에 대해 살펴봅니다.

    David Wiens Xpedition Product Manager, Electronic Board Systems Division / Siemens EDA
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    David은 EDA분야에서 지난 35년간 엔지니어링, 마케팅, 경영 분야에서 다양한 직책에 근무하였고, 첨단 패키징, 초고속 설계, 라우팅 및 통합 시스템 디자인 등을 담당하였고. 현재 전자 시스템 설계 (Electronics Systems Design)부서에서 Xpedition Enterprise 포트폴리오 담당 제품 매니저로 근무하고 있습니다. Kansas 대학교에서 컴퓨터 공학 학위를 받았습니다.

  • Session 2​ 다시 보기
  • Session 2. Automated Verification process using Hyperlynx products

    최근 다양한 프로토콜의 고속 신호가 보드에 많이 포함되고 디자인 검토 항목이 많아짐에 따라, HyperLynx는 전문 해석 엔지니어 뿐만 아니라 회로 엔지니어, PCB 설계 엔지니어도 개발 단계에서 디자인을 검증할 수 있도록 여러 편리 기능과 통합 환경을 제공하고 있습니다. 이번 세션에서는 디자인 검증의 효율을 높일 수 있는 HyperLynx 의 통합 환경 및 script를 활용한 사용자 환경 최적화와 자동화에 대해 소개합니다.

    장성혁 상무 Siemens EDA
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    장성혁 상무는 Siemens EDA의 Electronic Board Systems 팀에서 어플리케이션 엔지니어로 PCB 와 회로도의 해석, 검증을 위한 HyperLynx, Valydate 제품 기술지원을 담당하고 있습니다.

  • Session 3​ 다시 보기
  • Session 3. PCB Design Data Management Solution to integrate with PLM

    제품 생산에 필요한 도면 데이터는 개발에서 양산단계 이후까지 회사의 자산으로 안전하게 관리되어야 합니다. 따라서 혁신적인 기업일수록 다양한 설계 데이터간의 관계를 추적하고 견고한 데이터 관리 환경을 만드는 것이 설계 품질을 높이고 실패를 줄이는데 커다란 도움이 된다는 것을 인식하고 있습니다. 본 세션에서는 Library 데이터를 구축하고, 이를 활용해 회로 도면을 설계/관리하는 등의 모든 행위를 EDM 환경안에서 안전하고 최적화하여 진행할 수 있음을 보여줍니다. 또한 누구나 어디서든 Web환경으로 접근하여 회로 데이터를 감시 추적할 수 있기 때문에 최고의 협업 환경을 경험할 수 있습니다. 사내 PLM 시스템의 도면 산출물, EBOM 등과의 인터페이스를 제공하여 사내 시스템과의 확장된 통합 환경을 구축할 수 있습니다.

    김병근 부장 Siemens EDA
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    김병근 부장은 Siemens EDA의 Electronic Board Systems 사업팀에서 Application Engineer로 PCB와 EDM 솔루션 등 다양한 Xpedition 제품군에 대한 기술 지원을 담당하고 있습니다.

  • Session 4​ 다시 보기
  • Session 4. Lowering your PCB cost through panelization

    상당한 부분의 비용절감효과가 있음에도, 많은 설계자와 관리자들이 아직 고려하지 않고 있는 부분이 바로 PCB패널을 스스로 설계하는 것입니다. 본 세션을 통하여, PCB제조에 있어서 가능한 가장 효율적인 방법으로 패널영역을 사용하는 방법은 물론 패널 제조 생산성향상 및 신속한 제품 출시에 도움이되는 더욱 효과적인 패널 설계 방법을 소개하여 드립니다.

    이상훈 이사 Siemens EDA
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    이상훈 이사는 Siemens EDA의 Electronic Board Systems 팀에서 어플리케이션 엔지니어로 PCB 디자인의 솔루션, 설계을 위한 Xpedition 제품과 PCB 신뢰성 검증을 위한 Valor 제품 기술지원을 담당하고 있습니다.

  • Session 5 다시 보기
  • Session 5. Multi-die integration process using XPD/XSI

    설계 및 생산 비용 그리고 위험부담과 함께 단일 IC의 한계로 인하여 Multi-Die(동종 또는 이종간) Advanced IC Packaging 솔루션이 대두되고 있으며 Siemens EDA의 IC Packaging 제품을 이용하여 세부 구현에 앞서 HDAP(High Density Advanced Package) 디자인을 위한 설계 초기에 신속하고 정확한 “What if“ Prototyping과 Planning 및 최적화를 가능하게 하여 설계주기 및 ECO 변경을 줄일 수 있습니다. 팹리스와 파운드리 및 OSAT에서 생산이 입증된 Xpedition IC Packaging은 HDAP를 위한 업계에서 가장 포괄적인 통합 솔루션을 제공하며 HyperLynx® DRC 및 Fast 3D Solver 및 Calibre® 3DSTACK 기술을 포함하는 Xpedition HDAP Flow를 이용하여 Advanced IC 패키지 설계 기술을 위한 완벽한 설계 및 검증 솔루션에 대하여 소개를 드립니다.

    김안국 이사 Siemens EDA
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    김안국 이사는 Siemens EDA의 Electronic Board Systems 사업팀에서 PCB, Package, Simulation Application Engineer로 PCB, Package 설계 와 HyperLynx 제품의 기술 지원을 담당하고 있습니다.