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Track 1 Analog FastSPICE 플랫폼: 나노미터 회로 검증 지원

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더욱 저렴하고 빠르며 우수한 제품을 찾는 소비자의 요구에 따라 반도체 산업은 성능, 크기, 비용을 해결할 수 있는 더 작은 프로세스 지오메트리로 계속 이행하고 있습니다. Analog FastSPICE 플랫폼은 나노미터 회로 검증 문제를 해결하기 위해 단일 실행이 가능한 플랫폼에서 사용할 수 있는 가장 정확하고 포괄적인 고성능 검증 능력을 제공합니다. 최고급 프로세스 지오메트리 분야 파운드리의 승인을 받은 정확도를 제공하는 Analog FastSPICE 플랫폼에 대해 알아보시기 바랍니다.

Track 1 Analog FastSPICE Platform 고속 I/O 검증

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지금은 고속 직렬 I/O(HSIO) 채널을 통한 칩 간 통신(inter-chip communication)이 대세입니다. 규격화된 프로토콜(PCI Express, HyperTransport, DDR3/4, XDR, GigaBit 이더넷 등)도 무수히 많습니다. 고속 I/O 회로를 검증할 때에는 블록, 복합 블록(예: PLL, Tx, Rx) 및 전체 회로 수준에서 까다로운 검증상의 난제에 수없이 직면하게 됩니다. Analog FastSPICE는 까다로운 고속 I/O 분야에 맞춰 단일 플랫폼에서 제공할 수 있는 가장 정확하고 광범위하며 최고의 성능을 자랑하는 검증 기능을 제공합니다.

Track 1 HLS를 이용한 컴퓨터 비전 설계 속도 개선

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컴퓨터 비전 솔루션은 자동차, 소비재, 보안, 소매 및 농업 등 주변 모든 곳에서 쉽게 접할 수 있습니다. 하지만 설계에 필요한 알고리즘이 끊임없이 업그레이드되고 관련 요구사항도 계속 변하므로 솔루션을 설계하는 과정은 쉽지 않습니다. 즉, RTL 생성 및 검증 플로우를 거칠 때마다 처음부터 다시 시작해야 할 수도 있으며, 이 경우 생산 일정에 용납할 수 없는 지연을 유발할 수 있습니다. 이러한 문제를 해결할 유일한 방법은 상위수준합성 (High-Level Synthesis, HLS) 플로우를 도입하는 것입니다. 이 백서에서는 컴퓨터 비전 설계에서 CNN(합성곱 신경망)이 담당하는 역할, 일반적인 코딩 실례와 HLS로 설계 문제를 해결하는 방법을 소개합니다.

Track 1 에지 기계 학습: HLS를 이용한 전력 및 성능 최적화

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기계 학습을 에지(edge)로 옮기려면 전력과 성능 면에서 중요한 요구사항이 뒤따릅니다. 평범한 상용 솔루션을 사용하는 방안은 실용적이지 않습니다. CPU는 너무 느리고, GPU/TPU는 비싼 데다 전력 소모량이 너무 크며 심지어 일반적인 기계 학습 가속기조차 사양이 과도하고 전력에 최적화되어 있지 않기 때문입니다. 이 글에서는 차세대 에지 기계 학습 하드웨어 수요에 부합하는 새로운 전력/메모리 효율적인 하드웨어 아키텍처를 만드는 방법에 대해 다룹니다.

Track 1 HLS를 활용해 설계 복잡성 간극 없앤 NVIDIA

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NVIDIA®에서는 Siemens EDA에서 제작한 Catapult®를 사용한 C++ 상위 수준 합성(High-Level Synthesis, HLS)을 도입하여 코드를 5배나 간소화할 수 있었습니다. 그 결과, 회귀 테스트에 필요한 CPU 수를 1,000배 줄이고, 나아가 테스트를 1,000배 더 많이 실시하여 자사 설계의 기능 적용 범위를 높일 수 있었습니다. 본 백서에서는 비디오, 카메라 및 디스플레이 표준 분야에서 NVIDIA가 직면한 난관과 HLS/C- 레벨 흐름이 이들의 성공에 미친 영향을 알아봅니다.

Track 1 PowerPro를 통한 자동 순차적 클럭 게이팅

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오늘날 RTL(Register Transfer Level) 합성 툴은 단순한 조합 논리의 클럭 게이팅을 식별하고 자동화합니다. 그러나 순차적 클럭 게이팅 최적화를 통해 더 큰 전력 절감 효과를 얻을 수 있습니다. 최근까지 순차적 클럭 게이팅에는 전문 하드웨어 설계자의 수동 식별 및 구현이 필요했지만, 이제는 RTL 전력 최적화 툴을 사용할 수 있게 됨에 따라 오류가 발생하기 쉬운 수동 방법은 필요 없게 되었습니다. 본 백서에서 순차적 클럭 게이팅의 예시와 자동화된 RTL 전력 최적화 툴을 사용해 디지털 신호 상관관계 블록에서 전력을 줄이는 사례를 확인해 보시기 바랍니다.

Track 1 머신러닝으로 라이브러리 특성화 품질과 런타임 개선

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이 백서에서는 수학적인 모델링과 머신러닝을 통해 빠르고 정확한 라이브러리 특성화 및 검증을 달성할 수 있는 혁신적이고 참신한 방법을 소개합니다. 이들 방법은 특성화 속도를 대폭 빠르게 하여 모든 프로세스, 전압과 온도(PVT)에 걸쳐 생산 등급의 정확성, 전체 라이브러리 특성화 런타임이 훨씬 단축되며 추가적인 PVT도 거의 즉각적으로 생성할 수 있게 해줍니다.

Track 2 Aprisa 상세 라우팅 중심 솔루션 - 배치 및 라우팅의 패러다임 전환

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반도체 기업에서 16nm 이하의 고급 프로세스 노드로 전환 속도를 높이면서, 점점 가중되는 복잡성 문제를 해결하는 것이 중대한 난제로 떠오르고 있습니다. 이런 난제는 대부분 라우팅 중심 물리적 설계 패러다임을 적용하면 해결할 수 있는데, 이 패러다임이 최신 물리적 설계의 새로운 표준으로 자리 잡고 있습니다. Aprisa 배치 및 라우팅 소프트웨어는 바로 이 새로운 패러다임에 맞춰 특별히 고안한 제품입니다. 이 글에서는 Aprisa의 상세 라우팅 중심 배치 및 라우팅 솔루션을 설명하였습니다.

Track 2 IC 아날로그 회로의 ISO 26262 지표 계측

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자동차용 전자 부품은 부품 백만 개당 결함 있는 부품의 비율이 0이 되는 것(0 DPPM)과 차량의 예상 수명 내내 안전한 작동을 보장을 목표로 합니다. ISO 26262 표준은 필드로 전달하기 전에 거쳐야 할 절차와 지표를 제공하여 시스템이 불합리한 위험 요소 없이 예상한 범위 내로 작동하도록 보장합니다. 이 글에서는 우선 이러한 지표가 무엇이고 서로 어떤 관계인지 설명합니다. 그런 다음 Tessent™ DefectSim을 사용해 각각의 지표를 계측하는 방법을 논합니다.

Track 2 진단 기반 수율 분석을 통해 시스템적 수율 제한 요소를 극복하는 방법

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진단 기반 수율 분석(Diagnosis-Driven Yield Analysis, DDYA)은 생산 테스트 결과, 볼륨 스캔 진단과 통계 분석을 통해 IC 칩의 수율 손실 원인을 알아내는 기술입니다. 새로운 공정 프로세스의 수율을 끌어올리고 기존 프로세스의 수율을 개선하거나 자동차 제조용 IC의 테스트 품질 기준을 만족시키는 데 유용합니다. 효과적인 수율 분석 플로우를 정립하려면 Tessent Diagnosis의 고도로 정확한 볼륨 스캔 진단과 Tessent™ YieldInsight™의 통계 분석과 데이터 시각화를 조합하면 됩니다. 이를 통해 수율 손실의 근본 원인을 알아내는 데 걸리는 사이클 타임을 75-90%까지 단축할 수 있습니다. 이 백서에서는 Tessent Diagnosis와 Tessent YieldInsight 소프트웨어 제품을 이용해 DDYA 기술을 구현하는 방법을 설명합니다.

Track 2 Tessent Streaming Scan Network - DFT를 향한 성능 저하 없는 상향식 접근방식

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대규모 SoC(System on Chip) 설계의 복잡성이 증가함에 따라 DFT(Design-For-Test)를 비롯한 모든 IC 설계 분야에서 어려움을 겪고 있습니다. 이러한 어려움을 완화하기 위해 계층적 DFT는 패턴 생성 및 검증을 비롯하여 모든 DFT 구현이 칩 레벨이 아닌 코어 레벨에서 이루어지는 분할 정복 방식으로 사용됩니다. 그러나 계층적 DFT만으로는 더 이상 충분하지 않습니다. 이 백서에서는 코어 레벨 및 칩 레벨 DFT 요구사항을 분리하도록 설계된 기술인 Tessent SSN(Streaming Scan Network)의 기본 구성요소에 관해 설명합니다. SSN 덕분에 DFT 엔지니어는 처음으로 구현 노력과 제조 테스트 비용을 절충할 필요 없이 실질적이고 효과적인 상향식 플로우를 통해 DFT를 구현할 수 있습니다.

Track 3 Questa Verification IP for AMBA

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AMBA® Questa VIP는 AMBA 프로토콜 기반 IP 및 SoC 제품을 철저하게 검증하기 위한 종합 솔루션으로, 가능한 모든 검증 시나리오를 작성하고 적용할 수 있는 유연성을 제공합니다. AMBA Questa VIP에는 즉시 사용할 수 있는 검증 구성요소와 철저한 스티뮬러스가 포함되어 생산성을 높이고 검증 사인오프를 가속화합니다. 이 팩트시트에서는 Questa VIP 기능, 이점과 AMBA Questa VIP 사용 모델에 대해 알아봅니다.

Track 3 2020 Wilson Research Group 기능 검증 연구: IC/ASIC 기능 검증 동향 보고서

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코로나19가 소비재 및 자동차 등 다수의 시장 부문에 부정적인 영향을 미친 반면, 재택근무 환경이 증가함에 따라 데이터 센터 컴퓨팅, 네트워킹, 스토리지, 통신 등의 시장에서는 긍정적인 성장을 경험하고 있습니다. 2019년 전 세계 반도체 시장의 규모는 3,854억달러로 평가되었으며, IC/ASIC 반도체 시장은 2024년까지 2,334억 달러에 이를 것으로 전망됩니다. 본 보고서는 집적회로(IC) 및 주문형 집적회로(ASIC) 시장 부문을 중점적으로 다룬 2020 Wilson Research Group 기능 검증 연구의 도출 결과를 제시합니다. 이를 통해 설계와 검증 동향의 측면에서 현재 전 세계 IC/ASIC 반도체 시장의 동향을 확인해 보시기 바랍니다.

Track 3 커버게이트: 커버리지의 모든 것

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하드웨어 검증 분야에서 “검사”에 흔히 쓰이는 보편적인 기법으로 커버리지 사용을 들 수 있습니다. 하지만 흔하고 보편적이라고 해도 여전히 전문가 영역이나 검증 IP라는 인식이 강합니다. 이 백서에서는 기능적 커버리지, 라인 커버리지, 표현식 커버리지 등을 비롯하여 커버리지 디버깅과 커버리지 분포에 대해 알아봅니다. 본 글에서는 구체적인 예시(소스코드)를 제시하면서 간단하고 사용이 간편한 커버리지 모델 가이드를 다루고 있습니다.

Track 3 5G 검증에 필수 불가결한 에뮬레이션의 의의

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5G 기술이 급속도로 발달하면서 개발자들은 5G로 인해 나타난 새로운 난관에 빠르게 직면하고 있습니다. 기술과 장치를 구성할 가능한 조합이 무궁무진하기 때문에, 프로토타입을 만들어 각각의 역량과 복원력을 시험하는 것은 현실적으로 불가능합니다. 따라서 실리콘 전 단계에서 검증을 마쳐야 하며, 이 목표를 이루기 위해 실질적으로 가능한 방법은 하드웨어 에뮬레이션뿐입니다. 이 글에서는 5G로 인해 나타난 난관과 이를 극복하기 위해 실리콘 구축 전 단계에 에뮬레이션을 활용하는 방법에 대해 알아봅니다.

Track 3 자율주행 차량의 사전 실리콘 검증 간극을 채워주는 에뮬레이션

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자율주행 차량에는 복잡한 시스템온칩(SoC)이 꼭 필요하고, 각각의 SoC를 전체 차량을 염두에 두고 검증해야 합니다. 검증 과정에서는 모든 것이 제대로 작동한다는 것뿐만 아니라 그 모든 것이 안전하고 안정적으로 작동한다는 것까지 입증해야 합니다. 그러므로 기존 방식을 사용하는 것은 실리콘 설계와 검증 플로우에 역부족입니다. 하지만 그렇다고 지금까지 쓰던 것을 모두 버리고 완전히 새로운 도구 세트를 개발할 수는 없습니다. 대신 기존의 플로우를 보강하여 자동차 요구사항에 맞게 변용해야 합니다. 하나의 설계 전체에서 툴 플로우가 미묘하게 변하기도 하지만, 가장 극적인 변화는 차량 전략의 중심에 에뮬레이션이 자주 포함된다는 사실입니다. 자율주행 차량 칩 검증에는 안전하고 안정적이며 잘 작동하는 SoC를 보장하기 위해 에뮬레이션이 꼭 필요합니다.

Track 3 하드웨어 에뮬레이션 분야의 시장주도 동향

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반도체를 가장 많이 사용하는 5가지 버티컬 마켓은 데이터 센터 네트워킹, 통신/5G, 자율주행(AD), 스토리지와 인공지능(AI) 및 머신러닝(ML)입니다. 이러한 5대 버티컬 마켓에서는 공통적으로 설계복잡도 및 규모 증가와 주변기기 급증에 따라 몇 가지 주요 동향이 보여지고 있습니다. 컴퓨팅 파워 증가, I/O 트래픽 급증, 저전력에 대한 강력한 요구 등이 대표적입니다. 이러한 동향이 지속되면서 설계 검증 분야에 중대한 여파가 미치고 있으며, 이로 인해 하드웨어 에뮬레이션 플랫폼의 광범위한 도입이 대세로 자리 잡고 있습니다. 본 백서에서 5대 버티컬 마켓에서 HAV를 도입하고자 하는 움직임과 하드웨어 에뮬레이션 분야의 시장 주도 동향에 대해 자세히 알아보시기 바랍니다.

Track 3 가상 PCIe로 소프트웨어 정의 네트워킹 에뮬레이션에 "초기 검증" 제공

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가상 PCIe는 SDN에 적합한 도구로서 이 분야에 종사하는 고객의 가상 에뮬레이션으로의 전환을 부추기는 역할을 합니다. 가상 PCIe는 애플리케이션이 에뮬레이션 DUT와 상호작용하도록 지원하는데, 이는 마치 벤치에 실제 실리콘이 배치된 것 같은 방식이라 HW/SW 공동 검증에는 이상적인 방법론입니다. 본 백서는 SW와 UVM 벡터 기반 검증(VBV) 방법론, 그리고 SDK HW를 사용해 DUT에 PCIe 트랜잭션을 서비스하는 고급 벡터 기반 검증(AVBV)을 살펴봅니다.

Track 4 고밀도 고급 패키징을 위한 시스템 레벨의 레이아웃 이후 전기 분석

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HDAP(고밀도 고급 패키징) 접근 방식이 대중화됨에 따라 기본 물리적 검증(DRC 및 LVS)을 강화하기 위한 레이아웃 이후 시뮬레이션(아날로그) 및 레이아웃 이후 STA(디지털) 플로우의 필요성이 커지고 있습니다. 지속적인 성장과 시장 성공을 위해서는 HDAP 제조 가능성과 성능에 대한 확신이 필수적입니다. 본 백서에서는 HDAP 시스템 레벨 연결을 생성하는 동시에 다이, 패키지 및 다이/패키지 인터페이스 기생을 고려하는 완전하고 검증된 플로우에 대해 소개합니다.

Track 4 패키지 설계 검증 어셈블리 설계 키트의 미래

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ADK(어셈블리 설계 키트)는 IC 패키지의 제조 가능성과 성능을 보장하기 위해 칩 설계 회사와 어셈블리 하우스가 모두 사용할 수 있는 표준화된 프로세스를 제공합니다. Siemens EDA는 Qualcomm 및 STATS ChipPAC과 협력하여 2.5/3D IC 패키지의 일반 ADK에 포함될 물리적 검증 패키지의 프로토타입을 개발했습니다. 본 백서에서 ADK를 사용하여 패키지 오류의 위험을 줄이고, 부품 공급업체와 어셈블리 하우스의 턴어라운드 시간을 단축할 수 있는 방법에 대해 알아보시기 바랍니다.

Track 4 클라우드 기반 EDA – 지금이어야 하는 이유

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10년 후에는 EDA를 위한 클라우드 컴퓨팅이 오늘날의 IC 웨이퍼 제조를 위한 기존 파운드리의 방식과 같이 흔히 사용될 것입니다. 하지만 현재는 대부분의 기업들이 여전히 자체 리소스 컴퓨팅을 수행하고 있으며, 어느 정도의 작업에서 클라우드를 활용하는 것이 적절한지를 파악하고자 노력하고 있습니다. 본 백서에서는 클라우드 EDA의 옵션, 이점, 비용에 대해 알아봅니다. 이를 통해 클라우드 기반 EDA에 대한 요구 및 리소스와 관련된 결정을 내릴 수 있습니다.

Track 4 자동차 전자 장치 IC 신뢰성 검사 개선

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자동차 전자 장치 분야는 업계에 점점 더 많은 것이 요구됨에 따라 계속해서 복잡해지고 있습니다. 많은 자동차 제조업체는 자동 첨단 운전자 지원 기능 외에도 자동 브레이크와 같은 사고 방지 기능을 추가함으로써 차량의 안전성을 더욱 높이기 위해 노력하고 있습니다. 안전이 중요한 시스템의 신뢰성을 보장하는 것은 자동차 산업에서 성공과 명성을 얻는 데 매우 중요합니다. 이 글에서는 자동차 IC 설계자가 직면할 수 있는 몇 가지 신뢰성 문제를 살펴보고, 이를 효율적으로 그리고 무엇보다도 정확하게 해결할 수 있도록 도와줄 수 있는 설계 및 검증 방법에 대해 알아봅니다.

Track 4 SRAM 레이아웃에서 유연성과 품질의 완벽한 균형 지점 찾기

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SRAM 검증은 SoC 테이프아웃에 포함된, 어렵지만 매우 중요한 부분입니다. SRAM 수정 오류를 효과적으로 디버깅하려면 설계자가 SRAM 오류의 위치를 빠르고 정확하게 찾아내어 올바른 해결 방법을 결정하기 위해 필요한 정보에 액세스할 수 있어야 합니다. Siemens EDA에서는 패턴 매칭과 유사성 검사를 통해 SRAM 디버깅 프로세스를 강화함으로써 SRAM 설계자가 설계 유연성과 수율 사이에서 더욱 정밀하게 균형 지점을 찾을 수 있도록 지원합니다.

Track 4 DFM 및 P&R 통합 최적화

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DFM 툴은 설계 반복 시간을 단축하고 수율을 개선하는 데 도움이 될 수 있지만, 일반적으로 P&R 환경과 잘 통합되지 않습니다. DFM 최적화를 위해서는 DEF 형식의 P&R 데이터를 읽기 위한 EDA 툴이 필요합니다. Calibre 직접 읽기 DEF 및 직접 쓰기 DEF 기능을 사용하면 코어 Calibre 응용 프로그램이 규칙 데크 작업을 사용하여 P&R 설계 데이터를 읽을 수 있습니다. 빠르고 정확한 fill, 비아, 넷 개체의 백-어노테이션과 P&R 엔지니어를 위해 긴밀히 통합된 흐름을 경험해보세요.

Track 4 P&R에서 더 빠른 사인오프 DRC 통합을 달성하는 Qualcomm

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Qualcomm은 통합 회로(IC) 설계 흐름을 최적화하여 효율성을 극대화하는 데 지속적으로 노력하고 있습니다. Calibre RealTime Digital 인터페이스에서 제공하는 대화형 및 즉각적 사인오프 DRC 피드백을 통해 Qualcomm은 P&R 환경 내에서 베이스 레이어 및 금속 레이어 테이프아웃과 같은 혁신적인 고품질 설계를 생성하는 데 더 많은 시간을 투자하고 그러한 설계를 예정에 맞게 또는 예정보다 앞서 출시할 수 있습니다. 이 글에서는 Calibre RealTime Digital 설계 내 DRC를 통해 P&R에서 더 빠른 사인오프 DRC 통합을 달성하는 Qualcomm 사례를 알아봅니다.

Track 5 공동 설계를 이용한 성공적인 멀티 패브릭 시스템 설계

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차세대 고밀도 첨단 패키징(HDAP) 설계가 점점 보편화되면서, PCB 설계자와 엔지니어들은 시스템 레벨 공동설계를 이용하여 여러 기판의 시각화, 계획 및 최적화 과정을 통한 완전한 멀티 보드 설계를 하고자 하게 되었습니다. 공동 설계 방법론을 통해 설계 팀은 완전한 시스템 설계 성공을 위해 여러 패키징 시나리오를 통해 칩에서 인쇄 회로 기판까지의 I/O 및 연결을 계획하고 최적화할 수 있습니다. 본 백서에서 여러 패키징 시나리오를 통해 칩에서 인쇄 회로 기판까지의 I/O 및 연결을 계획 및 최적화할 수 있는 빠르고 비용 효율적인 공동 설계 방법론에 대해 알아보시기 바랍니다.

Track 5 디지털 혁신: Siemens EDA를 통해 더 스마트한 미래를 더 빠르게 설계할 수 있는 방법

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우리는 디지털 혁신이 끊임없이 가속화되는 시대에 살고 있습니다. 이제는 언제든지 손쉽게 전 세계 지식, 상업, 통신을 광범위하게 이용할 수 있습니다. 이에 따라 우리의 생활, 여행, 업무, 커뮤니케이션 방식을 빠르게 변화시키는 디지털화 시대가 정점에 달했습니다. 이러한 디지털 혁신 속도는 점점 더 많은 기업이 자사 시스템에 인공 지능(AI)과 기계 학습(ML)을 통합하며 기하급수적으로 증가하는 데이터양을 활용하고 수익화하기 시작함에 따라 더욱 빠르게 가속화될 것입니다. Siemens EDA는 더 많은 기업이 디지털 혁신을 추진하고 더 스마트한 미래를 더 빨리 설계할 수 있도록 합니다.

Track 5 Effective Return Loss, SerDes 채널 또는 패키지 특성화의 새로운 지표

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Effective Return Loss(ERL)가 기존의 주파수 영역 RL(Return-Loss) 지표보다 SerDes 채널 특성화에 더 효과적인 수단으로서 기존 방식을 대체하고 있습니다. 이 글에서는 ERL이 도입, 채택되는 이유를 설명하고 ERL의 컴퓨팅 방식을 소개합니다. HyperLynx의 ERL 지원에 관해서도 알아보겠습니다.

Track 5 재사용 가능한 회로 블록으로 출시 기간 단축

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재사용 가능한 회로 블록을 사용하면 신제품을 신속하게 구축할 수 있습니다. 하지만 라이브러리와 설계를 모두 아우르는 프로세스는 어떻게 관리하면 좋을까요? 정확히 어떤 요소를 관리해야 하는지는 어떻게 알아볼까요? 이 글에서는 인증된 회로를 활용하여 지속적인 회로 개선을 이루는 기법, 재사용 가능한 회로 블록 사용의 모범 사례, 그리고 그러한 블록을 사용해 IP 소유주 및 ITAR 분류와 같이 중요한 정보를 추적하는 방법 등을 설명합니다.

Track 5 EDX를 사용한 PCB 설계 배포 및 보관

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설계를 배포하고 보관하는 것은 제품 개발 프로세스의 마지막 단계입니다. 배포된 데이터는 제품을 제조하고 조립하는 데 사용되는 한편, 보관된 데이터는 이후 개정 버전에서 사용하기 위해 캡처해 두거나 새로운 설계의 시작 지점으로 사용하기도 합니다. 두 가지 작업 모두 아무리 강조해도 지나치지 않을 만큼 중요한 일입니다. 이 글에서는 Enterprise Data eXchange(EDX) 형식을 두 가지 작업에 모두 적용하여 비용이 많이 드는 리스핀(respin)을 방지하고 출시 기간을 단축하는 법을 소개합니다.

Track 5 전자제품 인터페이스의 설계 라이프사이클

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전자 시스템의 고속 인터페이스를 설계하고 검증하는 것은 엄청난 분량의 사양서부터 연구소에서 프로토타입의 상세한 수치를 확인하는 일까지 포함하는 매우 어려운 일입니다. 고립되고 연결이 끊어지고 비효율적인 워크플로의 경우에는 한층 더 난해해집니다. 여러 팀이 관여하는 협업 방식을 최적화하지 않으면 일정, 원가, 설계 품질에 부정적인 영향을 미칠 수 있게 됩니다. 이 글에서는 고속 DDR 인터페이스 설계를 예시로 활용하여 설계 라이프사이클의 여섯 가지 단계를 살펴보고, 각 단계에서 프로세스 효율성을 개선할 수 있는 방법을 알아봅니다.