등록 및 데모부스 관람

Welcome Speech 

김준환 대표이사 Siemens EDA

Keynote I 불확실성의 시대를 극복하는 강력한 성장 동력
Emerging Stronger from the Downturn

반도체 산업은 대규모의 공급망 붕괴와 글로벌 팬데믹을 포함하는 전례 없는 시기를 통해 성장하고 발전하였습니다. 지난 3~4년은 이례적인 시기였으며, 이제 업계가 재고 조정 및 기타 구조적 변화를 보여주며 불확실성이 발생하고 있습니다. 이는 혹 단기적 위축을 유발할 수도 있지만, 뉴 노멀 시대에 접어 들면서 미래를 보다 희망적으로 예측하는 설득력 있는 사례도 있습니다. 업계 역사상 이렇게 많은 메가 트렌드가 동시에 나타난 경우는 흔치 않습니다. 이러한 메가 트렌드의 대부분은 진정한 설계의 혁신을 필요로 합니다.
과거 사례들은 침체기 동안 설계에 적극적으로 투자하는 기업이 성공적으로 복귀하여 보다 크게 성장함을 보여줍니다. 본 기조연설에서 Siemens EDA IC 부문 수석 부사장인 Joe Sawicki는 반도체 산업의 과거 동향에서 어떻게 희망적인 미래를 위한 동력을 찾을 수 있는지 알아보겠습니다. 그리고 다가오는 경기 회복기에 여러분들의 성공을 위하여 EDA가 어떻게 새롭고 능력 있는 조력자가 될 수 있는지 설명합니다.

The semiconductor industry grew and thrived through recent, unprecedented times that included massive supply chain disruptions and a global pandemic. The past three to four years were far from typical, and there is uncertainty starting to show as the industry works through inventory corrections and other structural change. This uncertainly may create a limited short term contraction, but as we emerge into a new normal there is a compelling case for optimism. Rarely in industry history have so many mega-trends converged at the same time. Most of those mega-trends require true design innovation.
History shows that those companies that invest proactively in design during a downturn emerge poised for success and the return to growth. In his keynote, Joe Sawicki, executive vice president of IC Siemens EDA, will explore how the historical semiconductor trends give strong reasons for hope. Then, he will survey emerging capabilities in EDA that can help you design your way to success in the upcoming recovery.

발표자

Joseph Sawicki Executive Vice President, IC EDA, Siemens EDA

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Joseph Sawicki는 IC 나노미터 설계 및 제조 과제 전문가입니다. 과거 Calibre 물리적 검증 및 DFM 플랫폼과 Mentor의 Tessent 테스트용 설계 제품 라인을 비롯한 Mentor의 업계 선도적 실리콘 설계 제품을 담당했으며, 현재 Siemens EDA IC 부문 전 사업부를 총괄합니다. Sawicki는 1990년 Mentor Graphics에 합류했으며, 애플리케이션 엔지니어링, 영업, 마케팅 및 관리 분야에서 여러 직무를 수행했습니다. 그는 미국 로체스터 대학교에서 BSEE를, 노스이스턴 대학교 첨단 기술 프로그램에서 MBA를 취득했으며, 하버드 대학교 경영대학원 고급 관리 프로그램을 이수했습니다.

Keynote II 고객 인게이지먼트를 위한 첨단 프로세스 및 파운드리 솔루션에서의 설계 과제
Design Challenges in Advanced Process and Foundry Solution for Customer Engagement

프로세스 노드가 축소됨에 따라 새로운 프로세스 노드 도입이 제공하는 진정한 이점이 무의미해지고 있습니다. 프로세스의 문제점과 수율 위험이 높은 디자인 룰이 증가함에 따라 새로운 프로세스의 활성화가 항상 지속 가능한 면적, 성능, 전력 조절을 보장하는 것은 아닙니다. 이번 세션에서는 고객이 첨단 프로세스 노드를 활용할 수 있도록 첨단 프로세스 노드 및 파운드리 솔루션의 설계 과제를 다룹니다. 삼성 파운드리는 1) Design-Tech. Co-Optimization(DTCO), (2) Multi-Die Integration(MDI), (3) 강력한 파트너 협업을 첨단 프로세스 노드를 위한 파운드리 솔루션의 핵심 아이디어로 제시합니다.

As process node is scaling down, the true benefit of adopting new process node become unpromising. Due to the increase of process challenges and yield-risky design rule, the enablement of new process doesn’t always guarantee the sustainable area, performance, power scaling. In this works, we address the design challenges in advanced process nodes and foundry solutions for customer to engage the advanced process node. We proposed 1) Design-Tech. Co-Optimization(DTCO), (2) Multi-Die Integration(MDI), (3) Strong Partner Collaboration as the key idea of foundry solution for advanced process node.

발표자

Sangyun Kim CVP, Foundry Design Technology, Samsung Electronics

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김상윤 상무는 삼성 파운드리 사업부 Design Technology 부문에서 삼성 파운드리가 제공하는 모든 기술 노드에 대한 설계 방법론, DTCO 및 PPA 관련 기술을 담당하고 있으며, 칩 설계 전반에 걸쳐 AI/ML 그리고 클라우드 전략을 주도하고 있습니다. 2020년 2월부터 삼성 파운드리 사업부와 함께 하고 있으며, 이 전에는 시놉시스의 첨단 노드 기술에 중점을 둔 R&D 책임자로 근무하였고, 인텔에서 HPC를 위한 물리적 설계 및 관련 방법론을 담당했습니다. 김상윤 상무는 USC에서 전기 공학 박사 학위를 받았습니다.

Keynote III데이터센터에서 동영상 워크로드의 가속처리
Accelerating Video Data Workload in the Data Center

최근에는 인터넷 트래픽의 대부분을 동영상데이터가 차지하고 있으며, 동영상데이터의 수요급증으로 데이터센터에서 동영상의 연산, 저장, 트래픽 비용 절감의 필요성이 커지고 있습니다. 소프트웨어 기반의 전통적인 알고리즘으로는 동영상 서비스 품질 및 비용의 부담이 커지고 있어서 동영상 처리를 위한 accelerator 도입하는 사례가 늘어나는 추세입니다. 이러한 데이터센터내에서의 동영상 처리 accelerator들의 종류와 응용 사례 등을 살펴봅니다.

In recent years, video data has accounted for the majority of internet traffic. With the explosion of video data, it has become critical to reduce the cost of video computation, storage, and traffic in the data center. As traditional software-based algorithms are becoming increasingly unaffordable for video service quality and cost, it has led to the growing trends of adoption of accelerators for video processing. In this session, we will explore the types of video processing accelerators and cases in the data center.

발표자

Donggyu Kim CTO, BLUEDOT

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김동규 CTO는 서울대학교 전기공학부에서 학사, 석사학위를 취득하였습니다. 칩스앤미디어를 공동창업하여 16년이상 근무하며 20+ 개의 동영상 코덱 IP를 개발하였습니다. 2019년부터 BLUEDOT을 공동창업하여 CTO를 맡고 있습니다.

점심식사 및 데모부스 관람

Automated Fault Campaign Flow For Automotive SOC

자동차 제조사들의 자율주행 성능 경쟁은 그 기반이 되는 반도체 진화의 원동력이 되고 있습니다. 그 결과, 반도체 기술은 보다 고밀도와 보다 낮은 작동 전압으로 나아가는 추세이며, 이러한 추세로 인해 해당 반도체의 수명기간 동안에 예측불허로 발생하는 무작위적인 하드웨어 고장에 대한 민감성이 증가하고 있습니다. ADAS와 AV 기능을 사용하는 오늘날의 자동차는 이러한 디지털 및 아날로그 시스템에 의존해 중요한 실시간 애플리케이션을 수행합니다. 이 같은 의존성으로 인해 이러한 시스템의 유효성을 우려하게 되었으며, 그 안전성에 대해 의문이 제기되고 있습니다. 본 프레젠테이션에서는 SoC 레벨의 자동차 테스트 사례에서 기능안전 방법론을 세부적으로 살펴보며, 저희의 방법론이 어떻게 형식검증, 시뮬레이션 및 에뮬레이션을 사용하는 결함 주입에서 최적화 기법을 이용해 확장 가능하고 효율적인 안전 워크플로우를 생성하는지 보여줍니다.

The race to autonomous mobility among the automobile manufacturers is driving the evolution of the underlying semiconductors. As a result, semiconductor technologies are moving towards higher densities and lower operating voltages, and this migration is introducing increasing sensitivity to random hardware failures — the failures which occur unpredictably over a semiconductor’s lifetime. Modern cars deploying ADAS and AV features rely on these digital and analog systems to perform critical real-time applications. This reliance has led to a concern over validation of these systems, and the question: are they safe?. This presentation will discuss the details of the functional safety methodology for a SoC level automotive test case, and show how our methodology produces a scalable, efficient safety workflow using optimization techniques for fault injection using formal, simulation, and emulation.

발표자

Ann Keffer, Product Marketing Manager, Functional Safety Verification, Siemens EDA
차대서 수석, System LSI, 삼성전자

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Ann Keffer는 Siemens EDA의 기능 안전 검증을 위한 글로벌 제품 마케팅 관리자입니다. Ann은 컴퓨터 과학 및 수학 학사 학위를 받았으며, Hewlett Packard의 소프트웨어 개발자로 커리어를 시작했습니다. Hewlett Packard에서 성공적으로 관리 역할을 수행한 후, 자동화, 로봇 공학 및 자동차 기능 안전 산업 분야의 회사에서 전 세계 마케팅 및 제품 관리를 리딩했습니다. Ann은 2019년 6월 Siemens EDA에 입사했습니다.

차대서 수석은 삼성전자 Design Platform 팀의 수석 엔지니어입니다. 20년 이상의 경험을 바탕으로 모바일 SoC, 디스플레이, CMOS 이미지 센서, 자동차 분야의 기능적 검증 방법론 개발을 담당하고 있습니다. 그는 표준화된 검증 인프라를 개발하고 회사 전체의 검증 엔지니어에게 배포해왔습니다. 그의 엔지니어링 전문 지식에는 로직 시뮬레이션, 포멀 (Formal) 검증 및 에뮬레이션이 포함됩니다. 기능 안전과 검증에 대한 깊은 이해를 바탕으로 차대서 수석은 삼성전자 제품의 품질 및 신뢰성을 보장하는 데 중요한 역할을 하고 있습니다.

Meeting the Challenges of ISO26262 using Tessent Test Solutions

자율주행차의 가능성으로 인해 자동차용 반도체 부품의 설계 및 테스트 분야에 중대한 변화가 일어나고 있습니다. 안전 필수 애플리케이션을 위한 IC는 기능 안전성을 위해 ISO 26262 표준을 충족시켜야 합니다. 설계 흐름의 해결과제 중 하나는 테스트를 고려한 설계와 기능 안전성의 측정 지표를 서로에게 맞게 조정하는 것이었습니다. 시스템 내 테스트를 기능안전 메커니즘으로 사용하면서 시스템 내 테스트의 일부로도 사용하면 안전 인증에 필요한 측정지표들을 서로에게 맞춰 조정할 수 있습니다.

The promise of autonomous vehicles is driving profound changes in the design and testing of automotive semiconductor parts. The ICs for safety-critical applications need to meet the ISO 26262 standard for functional safety. Among the challenges in the design flow has been aligning the metrics for design-for-test and for functional safety. Using in-system test as both a functional safety mechanism and as a part of in-system testing allows for alignment of metrics required for safety certification.

발표자

최윤지 대리, Siemens EDA

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최윤지 대리는 Corporate Application Engineer로 Siemens EDA의 DFT 솔루션인 Tessent MemoryBIST, TestKompress, SSN 등과 같은 Tessent Product Suite를 지원하고 있습니다.

Tessent Streaming Scan Network (SSN): Packetized test delivery for complex SoCs

Tessent TestKompress Streaming Scan Network(SSN) 기술은 진정한 상향식 설계 흐름을 실현하여 코어 레벨과 칩 레벨의 DFT 구성을 분리시켜줍니다. SSN 기술을 사용하면 최적의 비용 효율적인 DFT 구성을 달성하기 위해 코어 레벨과 칩 레벨의 DFT 구성을 오가며 반복할 필요가 없어집니다. 각각의 코어는 해당 코어에 가장 최적의 압축 구성으로 설계할 수 있습니다. 이제 코어 레벨의 스캔 채널 구성은 스캔 테스트에 사용 가능한 칩 레벨 핀의 수에 전혀 영향받지 않습니다. 동시에 테스트해야 하는 코어를 설계 시에 선택하지 않고 프로그래밍 방식으로 선택할 수 있으며 칩 레벨의 배선 작업에도 영향을 미치지 않습니다. SSN은 독립적인 시프팅 및 캡처 기능을 활용해 테스트 대역폭을 코어 전반에 걸쳐 자동 관리하므로 테스트 시간이 최소화됩니다.

The Tessent TestKompress Streaming Scan Network (SSN) technology enables a true bottom-up design flow that decouples core level and chip level DFT configuration. With SSN, it is no longer necessary to iterate between core level and chip level DFT configuration to achieve an optimal and cost-effective DFT configuration. Each core can be designed with the most optimal compression configuration for that core. The core level scan channel configuration is now completely independent of the number of chip-level pins available for scan test. Which cores should be tested concurrently can be selected programmatically rather than during design, with no impact on chip level routing. Leveraging independent shift and capture, SSN will automatically manage the test bandwidth across the cores to minimize test time.

발표자

이윤동 차장, Siemens EDA

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이윤동 차장은 현재 Application Engineer Consultant 로서 Siemens EDA의 Design-For-Testability solution인 Tessent product의 기술지원 업무를 담당하고 있습니다. 특히 SCAN and ATPG 와 관련한 Tessent TestKompress 에 전문성을 갖고 여러 고객 과제를 지원해 온 이력이 있습니다.

커피브레이크 및 데모부스 관람

Power Optimization for Low-power Designs with an Early Power Methodology

저전력은 오늘날의 RTL 설계 대부분에 있어서 커다란 관심 대상입니다. 전력 문제는 설계 재작업과 제품 경쟁력 저하로 이어질 수 있습니다. 초기의 RTL 설계로부터 RTL 사인오프에 이르기까지 저전력 방법론을 채택하면 저전력을 고려한 설계를 단순화하고 다운스트림의 전력 사인오프 문제를 파악하여 비용이 많이 드는 후반 단계의 변경을 피할 수 있습니다. 에너지 효율적인 IP를 개발하기 위한 PowerPro 활용 방안을 알아보십시오.

Low-power is a subject of great attention in most RTL designs today. Power can lead to design re-spins and competitive disadvantage for your product. A low-power methodology from early RTL design to RTL sign-off can simplify design-for-low-power and uncover downstream power sign-off issues avoiding costly late-stage changes. Learn about leveraging PowerPro for the development of energy efficient IPs.

발표자

변민섭 이사, Siemens EDA

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변민섭 이사는 Siemens EDA CSD 사업부 소속 AE Consultant 로서 RTL low power 구현및 RTL/Gatelevel power 분석 솔루션인 PowerPro의 국내 사용자들의 기술지원을 담당 하고 있습니다.

Early power trend analysis with end-user software, power aware verification and power sign-off with Veloce

설계주기 초기에 다양한 최종 사용자용 소프트웨어를 이용해 전력분석을 수행하는 것이 중요 문제를 파악해 적절하게 해결하는 데 있어서 매우 중요합니다. 여기에서는 주요 전력 지표를 이용해 초기에 전력을 분석하는 방법을 살펴보겠습니다. 이 방법을 사용해 전력 프로필과 주요 전력 지표를 빠르게 생성할 수 있습니다. 그리고는 각 IP에 대한 데이터를 제시하므로 설계 팀은 원하는 영역에 집중하고 발생 가능한 문제를 빠른 턴어라운드 시간 내에 해결할 수 있습니다. 또한 주요 전력 데이터를 중앙집중화된 데이터베이스에 유지하므로 프로젝트 기간 동안에 이를 추적하고 추세 분석을 수행할 수 있습니다. 전력 추정을 위해 제공되는 Veloce StreamingAPI는 전력 툴에 직접 연결되므로 정확한 전력 수치를 기존의 파일 기반 흐름보다 빠르게 얻을 수 있습니다. 또한 UPF를 통한 전력인식 검증 기능도 살펴보는데, 이는 복잡한 시스템 레벨의 테스트와 파워 게이팅을 통한 펌웨어 검증을 위한 기능입니다.

It is crucial to perform power analysis early in the design cycle with a variety of end-user software to identify key issues and address them accordingly. An early power analysis methodology with key power metrics will be discussed. This methodology enables fast generation of power profile and key power metrics. Then, the data is presented for each IP so the design team can focus on the desired regions and address possible issues with fast turnaround time. In addition, the key power data will be kept in a centralized database to be tracked during lifetime of the project and perform trend analysis. For power estimation, we present Veloce StreamingAPI which directly connects to power tools to get accurate power number faster than traditional file-based flow. Furthermore, power aware verification with UPF is discussed for complex system level tests and firmware validation with power gating.

발표자

이규언 이사, Siemens EDA

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이규언 이사는 Siemens EDA HAV 소속 Sr. AE Consultant로서 Veloce Strato emulation을 담당하고 있습니다. 특히 SoC에서의 UVM Acceleration을 위한 검증 환경과 Full SoC performance & Power verification, Automotive Fault Campaign(FC), 그리고 Multimedia 검증 기술 지원을 담당하고 있습니다.

경품추첨 및 맺음말