등록 및 데모부스 관람

Welcome Speech 

김준환 대표이사 Siemens EDA

Keynote I 불확실성의 시대를 극복하는 강력한 성장 동력
Emerging Stronger from the Downturn

반도체 산업은 대규모의 공급망 붕괴와 글로벌 팬데믹을 포함하는 전례 없는 시기를 통해 성장하고 발전하였습니다. 지난 3~4년은 이례적인 시기였으며, 이제 업계가 재고 조정 및 기타 구조적 변화를 보여주며 불확실성이 발생하고 있습니다. 이는 혹 단기적 위축을 유발할 수도 있지만, 뉴 노멀 시대에 접어 들면서 미래를 보다 희망적으로 예측하는 설득력 있는 사례도 있습니다. 업계 역사상 이렇게 많은 메가 트렌드가 동시에 나타난 경우는 흔치 않습니다. 이러한 메가 트렌드의 대부분은 진정한 설계의 혁신을 필요로 합니다.
과거 사례들은 침체기 동안 설계에 적극적으로 투자하는 기업이 성공적으로 복귀하여 보다 크게 성장함을 보여줍니다. 본 기조연설에서 Siemens EDA IC 부문 수석 부사장인 Joe Sawicki는 반도체 산업의 과거 동향에서 어떻게 희망적인 미래를 위한 동력을 찾을 수 있는지 알아보겠습니다. 그리고 다가오는 경기 회복기에 여러분들의 성공을 위하여 EDA가 어떻게 새롭고 능력 있는 조력자가 될 수 있는지 설명합니다.

The semiconductor industry grew and thrived through recent, unprecedented times that included massive supply chain disruptions and a global pandemic. The past three to four years were far from typical, and there is uncertainty starting to show as the industry works through inventory corrections and other structural change. This uncertainly may create a limited short term contraction, but as we emerge into a new normal there is a compelling case for optimism. Rarely in industry history have so many mega-trends converged at the same time. Most of those mega-trends require true design innovation.
History shows that those companies that invest proactively in design during a downturn emerge poised for success and the return to growth. In his keynote, Joe Sawicki, executive vice president of IC Siemens EDA, will explore how the historical semiconductor trends give strong reasons for hope. Then, he will survey emerging capabilities in EDA that can help you design your way to success in the upcoming recovery.

발표자

Joseph Sawicki Executive Vice President, IC EDA, Siemens EDA

자세히 보기

Joseph Sawicki는 IC 나노미터 설계 및 제조 과제 전문가입니다. 과거 Calibre 물리적 검증 및 DFM 플랫폼과 Mentor의 Tessent 테스트용 설계 제품 라인을 비롯한 Mentor의 업계 선도적 실리콘 설계 제품을 담당했으며, 현재 Siemens EDA IC 부문 전 사업부를 총괄합니다. Sawicki는 1990년 Mentor Graphics에 합류했으며, 애플리케이션 엔지니어링, 영업, 마케팅 및 관리 분야에서 여러 직무를 수행했습니다. 그는 미국 로체스터 대학교에서 BSEE를, 노스이스턴 대학교 첨단 기술 프로그램에서 MBA를 취득했으며, 하버드 대학교 경영대학원 고급 관리 프로그램을 이수했습니다.

Keynote II 고객 인게이지먼트를 위한 첨단 프로세스 및 파운드리 솔루션에서의 설계 과제
Design Challenges in Advanced Process and Foundry Solution for Customer Engagement

프로세스 노드가 축소됨에 따라 새로운 프로세스 노드 도입이 제공하는 진정한 이점이 무의미해지고 있습니다. 프로세스의 문제점과 수율 위험이 높은 디자인 룰이 증가함에 따라 새로운 프로세스의 활성화가 항상 지속 가능한 면적, 성능, 전력 조절을 보장하는 것은 아닙니다. 이번 세션에서는 고객이 첨단 프로세스 노드를 활용할 수 있도록 첨단 프로세스 노드 및 파운드리 솔루션의 설계 과제를 다룹니다. 삼성 파운드리는 1) Design-Tech. Co-Optimization(DTCO), (2) Multi-Die Integration(MDI), (3) 강력한 파트너 협업을 첨단 프로세스 노드를 위한 파운드리 솔루션의 핵심 아이디어로 제시합니다.

As process node is scaling down, the true benefit of adopting new process node become unpromising. Due to the increase of process challenges and yield-risky design rule, the enablement of new process doesn’t always guarantee the sustainable area, performance, power scaling. In this works, we address the design challenges in advanced process nodes and foundry solutions for customer to engage the advanced process node. We proposed 1) Design-Tech. Co-Optimization(DTCO), (2) Multi-Die Integration(MDI), (3) Strong Partner Collaboration as the key idea of foundry solution for advanced process node.

발표자

Sangyun Kim CVP, Foundry Design Technology, Samsung Electronics

자세히 보기

김상윤 상무는 삼성 파운드리 사업부 Design Technology 부문에서 삼성 파운드리가 제공하는 모든 기술 노드에 대한 설계 방법론, DTCO 및 PPA 관련 기술을 담당하고 있으며, 칩 설계 전반에 걸쳐 AI/ML 그리고 클라우드 전략을 주도하고 있습니다. 2020년 2월부터 삼성 파운드리 사업부와 함께 하고 있으며, 이 전에는 시놉시스의 첨단 노드 기술에 중점을 둔 R&D 책임자로 근무하였고, 인텔에서 HPC를 위한 물리적 설계 및 관련 방법론을 담당했습니다. 김상윤 상무는 USC에서 전기 공학 박사 학위를 받았습니다.

Keynote III데이터센터에서 동영상 워크로드의 가속처리
Accelerating Video Data Workload in the Data Center

최근에는 인터넷 트래픽의 대부분을 동영상데이터가 차지하고 있으며, 동영상데이터의 수요급증으로 데이터센터에서 동영상의 연산, 저장, 트래픽 비용 절감의 필요성이 커지고 있습니다. 소프트웨어 기반의 전통적인 알고리즘으로는 동영상 서비스 품질 및 비용의 부담이 커지고 있어서 동영상 처리를 위한 accelerator 도입하는 사례가 늘어나는 추세입니다. 이러한 데이터센터내에서의 동영상 처리 accelerator들의 종류와 응용 사례 등을 살펴봅니다.

In recent years, video data has accounted for the majority of internet traffic. With the explosion of video data, it has become critical to reduce the cost of video computation, storage, and traffic in the data center. As traditional software-based algorithms are becoming increasingly unaffordable for video service quality and cost, it has led to the growing trends of adoption of accelerators for video processing. In this session, we will explore the types of video processing accelerators and cases in the data center.

발표자

Donggyu Kim CTO, BLUEDOT

자세히 보기

김동규 CTO는 서울대학교 전기공학부에서 학사, 석사학위를 취득하였습니다. 칩스앤미디어를 공동창업하여 16년이상 근무하며 20+ 개의 동영상 코덱 IP를 개발하였습니다. 2019년부터 BLUEDOT을 공동창업하여 CTO를 맡고 있습니다.

점심식사 및 데모부스 관람

Trust but Verify Your IP with Solido Crosscheck ​

오늘날의 고품질 설계 IP는 칩 생산 흐름의 핵심 구성요소로서, 이러한 칩 생산 흐름은 설계주기 시간을 단축하고 복잡한 칩 설계를 합리적인 시간 내에 가능하도록 지원합니다. IP는 다양한 관점(논리적, 물리적, 타이밍, SPICE 등)에서 검증되어야 하므로 설계 테이프아웃이 성공하려면 강력한 IP QA 방법론이 필요합니다. 본 세션에서는 강력한 IP QA 솔루션의 구축 요건과 Solido Crosscheck의 포괄적인 IP QA 프레임워크를 사용해 IP를 검증하는 데 따른 이점을 살펴봅니다.

Today, high quality design IP is a key component of silicon production flows that help accelerate design cycle time and make complex silicon designs possible within reasonable timeframes. Since IP has many different views (logical, physical, timing, SPICE, etc.) that must be validated, a strong IP QA methodology is a necessity for achieving design tape-out success. In this session we will discuss the requirements for a establishing a robust IP QA solution well as the benefits of using Solido Crosscheck’s comprehensive IP QA framework to validate your IPs.

발표자

이성민 과장, Siemens EDA

자세히 보기

이성민 과장은 Siemens EDA AMS 사업부의 Application Engineer로, Solido Crosscheck의 평가 및 지원을 담당하고 있습니다.

Production-accurate .lib Generation and Validation using Solido Characterization Suite ​

보다 축소된 기술 노드에서는 첨단의 .lib 데이터 구조를 지원해야 할 필요성이 증가할 뿐만 아니라 광범위한 PVT(Process, Voltage, Temperature) 코너가 존재하므로 SPICE 시뮬레이션의 필요성도 기하급수적으로 증가합니다. 이로 인해 .lib 생성 런타임이 길어지며, 런타임 단축에 활용되는 기존 특성분석 흐름의 근사법으로 인해 모델링이 부정확해집니다. 본 프레젠테이션에서는 Solido Characterization Suite가 어떻게 머신러닝 방법을 활용해 정확한 .libs를 생성하며, 전반적인 .lib 생성 및 검증 주기도 가속화해 SoC 생산 일정에 맞추는지 보여드립니다.

At smaller technology nodes, there is an increasing need to support advanced .lib data structures along with a wide range of process, voltage, and temperature (PVT) corners, resulting in an exponential increase in SPICE simulation requirements. These have led to long runtimes in .lib generation, and modeling inaccuracies due to approximations in traditional characterization flows utilized to reduce runtime. In this presentation, we will show how Solido Characterization Suite utilizes machine learning methods to produce accurate .libs, while speeding up your overall .lib production and validation cycle to meet SoC production schedules.

발표자

곽아영 차장, Siemens EDA

자세히 보기

곽아영 차장은 Siemens EDA AMS 사업부의 Sr. Application Engineer로, 주로 Solido product 군의 평가 및 지원을 담당하고 있습니다.

Fast, scalable power integrity solution with Calibre mPower

mPower 전력 무결성 솔루션은 디지털, 아날로그 및 3D IC에 대해 모든 설계 흐름 전반에 걸쳐 규모에 관계없이 뛰어난 전력 무결성 검증 기능을 제공하는 유일한 솔루션입니다. 아날로그, 세미 커스텀 및 디지털 전력 무결성 분석 기능을 기존의 설계 흐름에 손쉽게 통합시키고 모든 규모의 회로 및 칩으로 확장할 수 있습니다. mPower 솔루션을 사용하면 모든 기술에 대해 그리고 모든 설계 유형 전반에 걸쳐 높은 신뢰성의 전력분석 테이프아웃이 가능해집니다.

The mPower power integrity solution is the only solution that provides uncompromised power integrity verification for digital, analog, and 3D IC across all design flows, at any scale. Analog, semi-custom and digital power integrity analysis can be readily integrated into existing design flows while scaling to circuits and chips of any size. The mPower solution enables high-confidence power analysis tape-out for all technologies and across all design types.

발표자

강경한 부장, Siemens EDA

자세히 보기

강경한 부장은 Calibre Design Solution팀의 Application Engineer Consultant 로 PEX, mPower 제품을 중점적으로 지원하고 있습니다. Siemens EDA 입사전에는 삼성전자에서 8년간 TCAD 공정/소자 및 DRAM 소자 엔지니어로 근무하였습니다.

커피브레이크 및 데모부스 관람

Reinforce your design with Calibre VIA Enhancer

공정 노드가 축소됨에 따라 EM/IR 문제가 더욱 중요한 요소가 될 뿐만 아니라 많은 ECO 반복작업으로 인해 테이프아웃 시간이 지연되고 있습니다. PowerVia 및 PGEnhancer는 DRC/LVS 클린을 통해 금속배선/비아를 자동 추가함으로써 EM/IR 문제 해결을 도와줍니다. 또한 PVReady를 사용해 필러/디캡 셀을 빠르게 추가함으로써 테이프아웃 시간을 단축할 수 있습니다.

As the process node is getting smaller not only EM/IR issues become more important factor but also lots of ECO iterations cause delaying tape-out time. The PowerVia and PGEnhancer help you can resolve EM/IR issues by adding metals/vias automatically with DRC/LVS clean. In addition, PVReady enables you to reduce tape-out time by fast adding the filler/decap cells.

발표자

문성진 과장, Siemens EDA
권용진 책임연구원, LG전자

자세히 보기

문성진 과장은 Calibre Design Solution팀의 Senior Application Engineer 로 지난 8년 넘게 Calibre 제품의 기술지원을 담당하였으며, 현재는 DRC, MP, SmartFill 등 Physical verification 제품을 중점적으로 지원하고 있습니다.

권용진 책임연구원은 현재 LG전자 산하 연구소의 Physical Verification Engineer로서, SoC Design의 PV(DRC/LVS/ANT)검증을 담당하고 있습니다. 시스템 반도체 대한 Signoff PV flow 구축과 효율적인 솔루션확보를 현업에서 진행하여, SoC 선행개발 기술제품 적용 및 효과 평가에 많은 경험이 있습니다.

CalibreKR CheckStore – Voltage Check

CalibreKR CheckStore는 Calibre DS Korea 팀이 Calibre PERC와 같은 Calibre 툴을 이용해 개발한 다양한 검사 기능 패키지입니다. 이 패키지는 룰 수정 없이도 손쉽게 설정해 사용할 수 있습니다. 'Voltage Check'는 CheckStore의 검사 기능 중 하나입니다. 여기에는 'Overvoltage Device Check(과전압 디바이스 검사)' 기능과 'Voltage-Aware Space Check(전압인식 공간 검사)' 기능이 포함되어 있습니다. Overvoltage Device Check 기능은 전압이 정상적인 작동 전압을 넘어서는 디바이스를 감지할 수 있습니다. Voltage-Aware Space Check 기능은 DRC 공간 검사를 두 회로망 간의 전압 차이에 따른 다양한 기준으로 수행할 수 있습니다.

CalibreKR CheckStore is a package of various checks developed by Calibre DS Korea team using Calibre tools such as Calibre PERC. It can be easily set up and used without any rule modification. ‘Voltage Check’ is one of the checks in CheckStore. It includes ‘Overvoltage Device Check’ and ‘Voltage-Aware Space Check’. Overvoltage Device Check can detect devices with voltage over normal operating voltage. Voltage-Aware Space Check can perform DRC space check with different criteria according to voltage difference between two nets.

발표자

변선수 부장, Siemens EDA

자세히 보기

변선수 부장은 Calibre Design Solution팀의 Application Engineer Consultant로서 지난 8년 넘게 Calibre 제품의 기술지원을 담당하였으며, 현재는 PERC, PEX 등 Circuit verification 제품을 지원하고 있습니다. Siemens EDA 입사 전에는 국내 팹리스 업체에서 6년 이상 Analog circuit designer로 근무하여 반도체 circuit 및 layout design에 대한 다양한 경험을 가지고 있습니다.

경품추첨 및 맺음말