Trust but Verify Your IP with Solido Crosscheck ​

오늘날의 고품질 설계 IP는 칩 생산 흐름의 핵심 구성요소로서, 이러한 칩 생산 흐름은 설계주기 시간을 단축하고 복잡한 칩 설계를 합리적인 시간 내에 가능하도록 지원합니다. IP는 다양한 관점(논리적, 물리적, 타이밍, SPICE 등)에서 검증되어야 하므로 설계 테이프아웃이 성공하려면 강력한 IP QA 방법론이 필요합니다. 본 세션에서는 강력한 IP QA 솔루션의 구축 요건과 Solido Crosscheck의 포괄적인 IP QA 프레임워크를 사용해 IP를 검증하는 데 따른 이점을 살펴봅니다.

Today, high quality design IP is a key component of silicon production flows that help accelerate design cycle time and make complex silicon designs possible within reasonable timeframes. Since IP has many different views (logical, physical, timing, SPICE, etc.) that must be validated, a strong IP QA methodology is a necessity for achieving design tape-out success. In this session we will discuss the requirements for a establishing a robust IP QA solution well as the benefits of using Solido Crosscheck’s comprehensive IP QA framework to validate your IPs.

발표자

이성민 과장, Siemens EDA

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이성민 과장은 Siemens EDA AMS 사업부의 Application Engineer로, Solido Crosscheck의 평가 및 지원을 담당하고 있습니다.

Production-accurate .lib Generation and Validation using Solido Characterization Suite ​

보다 축소된 기술 노드에서는 첨단의 .lib 데이터 구조를 지원해야 할 필요성이 증가할 뿐만 아니라 광범위한 PVT(Process, Voltage, Temperature) 코너가 존재하므로 SPICE 시뮬레이션의 필요성도 기하급수적으로 증가합니다. 이로 인해 .lib 생성 런타임이 길어지며, 런타임 단축에 활용되는 기존 특성분석 흐름의 근사법으로 인해 모델링이 부정확해집니다. 본 프레젠테이션에서는 Solido Characterization Suite가 어떻게 머신러닝 방법을 활용해 정확한 .libs를 생성하며, 전반적인 .lib 생성 및 검증 주기도 가속화해 SoC 생산 일정에 맞추는지 보여드립니다.

At smaller technology nodes, there is an increasing need to support advanced .lib data structures along with a wide range of process, voltage, and temperature (PVT) corners, resulting in an exponential increase in SPICE simulation requirements. These have led to long runtimes in .lib generation, and modeling inaccuracies due to approximations in traditional characterization flows utilized to reduce runtime. In this presentation, we will show how Solido Characterization Suite utilizes machine learning methods to produce accurate .libs, while speeding up your overall .lib production and validation cycle to meet SoC production schedules.

발표자

곽아영 차장, Siemens EDA

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곽아영 차장은 Siemens EDA AMS 사업부의 Sr. Application Engineer로, 주로 Solido product 군의 평가 및 지원을 담당하고 있습니다.

Fast, scalable power integrity solution with Calibre mPower

mPower 전력 무결성 솔루션은 디지털, 아날로그 및 3D IC에 대해 모든 설계 흐름 전반에 걸쳐 규모에 관계없이 뛰어난 전력 무결성 검증 기능을 제공하는 유일한 솔루션입니다. 아날로그, 세미 커스텀 및 디지털 전력 무결성 분석 기능을 기존의 설계 흐름에 손쉽게 통합시키고 모든 규모의 회로 및 칩으로 확장할 수 있습니다. mPower 솔루션을 사용하면 모든 기술에 대해 그리고 모든 설계 유형 전반에 걸쳐 높은 신뢰성의 전력분석 테이프아웃이 가능해집니다.

The mPower power integrity solution is the only solution that provides uncompromised power integrity verification for digital, analog, and 3D IC across all design flows, at any scale. Analog, semi-custom and digital power integrity analysis can be readily integrated into existing design flows while scaling to circuits and chips of any size. The mPower solution enables high-confidence power analysis tape-out for all technologies and across all design types.

발표자

강경한 부장, Siemens EDA

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강경한 부장은 Calibre Design Solution팀의 Application Engineer Consultant 로 PEX, mPower 제품을 중점적으로 지원하고 있습니다. Siemens EDA 입사전에는 삼성전자에서 8년간 TCAD 공정/소자 및 DRAM 소자 엔지니어로 근무하였습니다.

커피브레이크 및 데모부스 관람

Reinforce your design with Calibre VIA Enhancer

공정 노드가 축소됨에 따라 EM/IR 문제가 더욱 중요한 요소가 될 뿐만 아니라 많은 ECO 반복작업으로 인해 테이프아웃 시간이 지연되고 있습니다. PowerVia 및 PGEnhancer는 DRC/LVS 클린을 통해 금속배선/비아를 자동 추가함으로써 EM/IR 문제 해결을 도와줍니다. 또한 PVReady를 사용해 필러/디캡 셀을 빠르게 추가함으로써 테이프아웃 시간을 단축할 수 있습니다.

As the process node is getting smaller not only EM/IR issues become more important factor but also lots of ECO iterations cause delaying tape-out time. The PowerVia and PGEnhancer help you can resolve EM/IR issues by adding metals/vias automatically with DRC/LVS clean. In addition, PVReady enables you to reduce tape-out time by fast adding the filler/decap cells.

발표자

문성진 과장, Siemens EDA
권용진 책임연구원, LG전자

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문성진 과장은 Calibre Design Solution팀의 Senior Application Engineer 로 지난 8년 넘게 Calibre 제품의 기술지원을 담당하였으며, 현재는 DRC, MP, SmartFill 등 Physical verification 제품을 중점적으로 지원하고 있습니다.

권용진 책임연구원은 현재 LG전자 산하 연구소의 Physical Verification Engineer로서, SoC Design의 PV(DRC/LVS/ANT)검증을 담당하고 있습니다. 시스템 반도체 대한 Signoff PV flow 구축과 효율적인 솔루션확보를 현업에서 진행하여, SoC 선행개발 기술제품 적용 및 효과 평가에 많은 경험이 있습니다.

CalibreKR CheckStore – Voltage Check

CalibreKR CheckStore는 Calibre DS Korea 팀이 Calibre PERC와 같은 Calibre 툴을 이용해 개발한 다양한 검사 기능 패키지입니다. 이 패키지는 룰 수정 없이도 손쉽게 설정해 사용할 수 있습니다. 'Voltage Check'는 CheckStore의 검사 기능 중 하나입니다. 여기에는 'Overvoltage Device Check(과전압 디바이스 검사)' 기능과 'Voltage-Aware Space Check(전압인식 공간 검사)' 기능이 포함되어 있습니다. Overvoltage Device Check 기능은 전압이 정상적인 작동 전압을 넘어서는 디바이스를 감지할 수 있습니다. Voltage-Aware Space Check 기능은 DRC 공간 검사를 두 회로망 간의 전압 차이에 따른 다양한 기준으로 수행할 수 있습니다.

CalibreKR CheckStore is a package of various checks developed by Calibre DS Korea team using Calibre tools such as Calibre PERC. It can be easily set up and used without any rule modification. ‘Voltage Check’ is one of the checks in CheckStore. It includes ‘Overvoltage Device Check’ and ‘Voltage-Aware Space Check’. Overvoltage Device Check can detect devices with voltage over normal operating voltage. Voltage-Aware Space Check can perform DRC space check with different criteria according to voltage difference between two nets.

발표자

변선수 부장, Siemens EDA

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변선수 부장은 Calibre Design Solution팀의 Application Engineer Consultant로서 지난 8년 넘게 Calibre 제품의 기술지원을 담당하였으며, 현재는 PERC, PEX 등 Circuit verification 제품을 지원하고 있습니다. Siemens EDA 입사 전에는 국내 팹리스 업체에서 6년 이상 Analog circuit designer로 근무하여 반도체 circuit 및 layout design에 대한 다양한 경험을 가지고 있습니다.

경품추첨 및 맺음말