Siemens EDA 3DIC Solution overview

최근 반도체 시장에서 가장 크게 대두되고 있는 3D IC 설계에 있어서 당면한 주요과제는 이종간의 집적을 통한 비용 절감을 이뤄내면서, 저전력화, 수행시간 단축, Chiplet구조들로 구성된 Multi-die에 대한 최적화 방법과 검증 안정성을 동시에 이뤄내는 것입니다. 이러한 상황에 맞춰 Siemens EDA는 3DIC를 대상으로 하는 특화된 통합워크플로우를 구축하였습니다. 2.5D/3DIC Die floorplan부터 설계, 시뮬레이션, Sign-off검증, DFT테스트 과정 이외에도, 안정성 검증까지 집적한 Siemens EDA 3DIC Solution을 전반적으로 소개합니다.

발표자

김경록 부장, Siemens EDA

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김경록 부장은 Siemens EDA의 TSS IC Packaging 팀의 Application Engineer로서 2.5D/3D IC High Density Advanced Packaging 설계와 검증 솔루션의 기술지원을 담당하고 있습니다.

Integrity physical connectivity verification for 3DIC with Calibre 3DSTACK

3DIC 기술이 발전함에따라 설계 회사들은 보다 복잡한 HDAP(High-Density Advanced Package) 설계를 계획하고 있습니다. 이에 따른 엄격한 무결성 검증의 필요성이 확대되고 있는데요. 통합 설계 검증에 대한 무결성을 유지하기 위함으로, 늘 Calibre 솔루션들이 그래왔던 것처럼, Calibre 3DSTACK은 현재 3DIC 추세와 시장의 요청에 발맞춰, 높은 수준의 검증 플로우를 준비해 놓고 있습니다. 본 세션에서는 Caliber 3DSTACK이 물리적 및 논리적 검증의 통합 설계 무결성을 유지하기 위해 어떤 솔루션을 가지고 있는지 설명드리겠습니다. 그리고 실제 고객의 목소리를 통해서, 삼성 파운드리의 성공 사례를 가지고 이러한 솔루션이 실제 디자인에 어떻게 활용되는지 확인해보시길 바라겠습니다.

3DIC technologies advance and design companies build more complicated HDAP(High-Density Advanced Package) designs. So tight-integrity verification requirements are expanding. To keep the integrity of the verification for integrated designs, as always the Calibre solutions did, the Calibre 3DSTACK is pacing on the 3DIC trend and market's request. In this session, Explain what solutions have by the Calibre 3DSTACK for keeping the integrated design's integrity of the physical and logical verification. And check how these solutions are used in real design with success cases in Samsung Foundry.

발표자

채동규 대리, Siemens EDA
김민경 Staff Engineer, 삼성전자

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채동규 대리는 Calibre Design Solution팀의 Application Engineer 로 Calibre 제품의 기술지원을 담당하고있으며, 현재는 LVS, PEX, PERC, 3DSTACK 등의 제품들을 중점적으로 지원하고 있습니다.

김민경님은 PDK 전문가로 2010 년 이후 삼성 파운드리 고객에 제공되는 PDK rule deck 의 개발에 참여하고 있으며 최근에는 초선단 기술 분야인 Nano Sheet MBCFET 과 최신 패키징 기술인 3D IC 의 물리적 검증 솔루션 구축에 관심을 갖고 연구하고 있습니다.

The Next Frontier in Memory Testing : 3D IC SRAM Test Methodology for High-Quality Products

3D IC 기술은 시스템 레벨의 통합으로 패키지 크기를 축소하고 전력 소비를 낮추면서도 보다 우수한 성능을 실현할 수 있는 유망한 솔루션입니다. SRAM 테스트 방법은 3D IC에서의 신뢰성 달성에 특히 필수적이지만, 테스트 액세스가 어렵고 수율이 저하되는 등의 수많은 문제를 갖고 있습니다. 본고에서 제안하는 3D IC 특정의 MBIST(Memory Built-In Self-Test)와 IEEE 1838/1687 인터페이스 기반의 수리 구조는 테스트 오버헤드를 최적화하면서 테스트 커버리지를 달성합니다.

발표자

이재훈, 파운드리 설계기술, 삼성전자

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이재훈님은 삼성전자 Design Technology 팀의 Engineer로서 Memory BIST에 대한 Design Methodology 개발을 담당하고 있습니다. 현재 Embedded SRAM BIST, Test Interface Standard를 포함한 VLSI testing 분야에 대한 지원을 하고 있으며, 최근에는 IEEE 1838과 같은 3D IC에 특화된 Test Methodology 구성에 대해 관심을 가지고 연구하고 있습니다.

커피브레이크 및 데모부스 관람

Intrinsic Intelligence P&R for Advanced Node Designs

오늘날의 첨단 기술 노드로 인해 배치 및 배선(P&R) 툴이 직면할 수밖에 없는 문제들은 더욱 심각해졌습니다. 이와 동시에 이러한 노드는 한층 더 복잡한 새로운 문제를 야기하여 디자이너가 테이프아웃의 라스트 마일(ECO 타임) 동안에 설계를 완료하기가 더욱 어려워지고 있습니다. 이러한 요구에 부응하기 위해 디자이너는 본질적으로 지능적인 P&R 솔루션이 필요합니다. 이러한 솔루션은 배선 사전 작업과 배선 사후 작업 간에 그리고 사인오프에 대해 진정한 상관관계를 가져야 하며, 가장 복잡한 칩이라도 보다 적은 엔지니어링 노력으로 PPA를 충족시켜야 합니다. 지멘스의 디지털 구현 솔루션인 Aprisa는 세부경로 중심의 아키텍처로 밑바닥부터 구축되었기 때문에 디자이너가 현재의 방법론으로 처리하지 않으면 안되었던 많은 문제들을 구입 즉시 관리할 수 있습니다.

Today’s advanced technology nodes have only heightened the challenges that P&R tools must face. At the same time, these nodes create new and even more complex challenges that make it harder for designers to achieve design closure during the proverbial last mile (ECO time) of a tapeout. To meet these demands, designers need an intrinsically intelligent P&R solution that has true correlation between pre- and post-route, and to signoff, and requires less engineering effort to meet PPA for even the most complex chips. Aprisa, the Siemens digital implementation solution, was built from the ground up with a detail-route-centric architecture that, out of the box, manages many of the issues designers have had to account for in their current methodologies.

발표자

Henry Chang, Sr. Director, Aprisa Product Management, Siemens EDA

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헨리 창(Henry Chang)은 제품관리 디렉터로서, 멘토에는 2020년의 Avatar Integrated Systems사 인수와 함께 합류했습니다. Avatar사에서는 부사장으로서 배치 및 배선 솔루션 Aprisa의 제품 관리를 담당했으며, Avatar사 이전에는 멘토 그래픽스의 AMS 제품라인 마케팅 디렉터를 역임했습니다. Anagram사의 공동 창립자이자 수석 설계자로서 경력을 시작했으며, 고속 SPICE 시뮬레이션 기술의 개척사인 이 회사는 이후 Avanti사에 인수되었습니다. 시애틀의 워싱턴 대학에서 전기공학 박사 학위를 받았으며, 대만 신주 소재의 국립 자오퉁 대학에서 전기공학 학사 학위를, 뉴욕 시러큐스 대학에서 전기 및 컴퓨터 공학 석사 학위를 받았습니다.

Implementing RealTime Digital and signoff metal fill in the P&R design environment for faster and more accurate tapeouts.

배치 및 배선(P&R) 엔지니어는 항상 설계 흐름을 최적화할 방법을 모색하는데, 이는 해당 설계가 설계된 전력, 성능 및 면적(PPA) 목표를 충족시키면서 테이프아웃 마감일도 준수하도록 하기 위해서입니다. Calibre® RealTime Digital 인터페이스의 도입으로 Calibre nmDRC™ 사인오프 DRC(design rule checking) 검증 작업이 배치 및 배선 공정에서 가능해짐에 따라 설계 팀은 중요한 설계 오류를 설계 및 검증 흐름 초기에 발견해 제거할 수 있게 되었으며, 이로 인해 사인오프 달성에 필요한 사인오프 DRC 반복작업이 줄어들고 DRC 클로저 속도가 2~4배나 빨라졌습니다.

Place and route (P&R) engineers are always on the lookout for ways to optimize their design flows to ensure designs meet their design power, performance, and area (PPA) goals while also hitting tapeout deadlines. The introduction of the Calibre® RealTime Digital interface made Calibre nmDRC™ signoff design rule checking (DRC) verification available during the P&R process to help design teams find and eliminate critical design errors earlier in the design and verification flow, reducing the signoff DRC iterations needed to achieve signoff and speeding up DRC closure by as much as 2-4x.

발표자

이훈구 부장, Siemens EDA

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현 Calibre Design Solution팀의 Application Engineer Consultant로서 지난 6년 간 Calibre 의 LVS, PERC, RealTime, mPower 그리고 3DSTACK 등 Circuit verification product의 기술지원을 담당하였습니다. 2016년 Siemens EDA에 소속되기 이전에는 삼성전자에서 DRAM PHY IP 의 RTL design 및 Physical Implementation engineer로 8년 동안 일하며 Digital design/verification flow에 대해 다양한 경험을 가지고 있습니다.

경품추첨 및 맺음말